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預(yù)覽 FPGA時(shí)序時(shí)序分析中的基本概念 uid:105323 2016-2-23 01:13 04937 2016-2-23 01:13
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預(yù)覽 modelsim很好用！！做RTL級(jí)仿真比Quartus好用多了！！推薦��！ uid:104287 2016-1-31 23:51 010042 2016-1-31 23:51
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預(yù)覽 SCFIFO與DCFIFO功能塊的原理與使用方法 uid:104287 2016-1-31 04:36 06702 2016-1-31 04:36
預(yù)覽 影響FPGA設(shè)計(jì)中時(shí)鐘因素的探討 uid:104287 2016-1-31 04:30 02608 2016-1-31 04:30
預(yù)覽 HDMI EDID擴(kuò)展字節(jié)(0x80 ~ 0xFF) uid:104287 2016-1-31 04:29 04915 2016-1-31 04:29
預(yù)覽 門控時(shí)鐘和時(shí)鐘使能的理解 uid:104287 2016-1-31 04:28 011257 2016-1-31 04:28
預(yù)覽 NIOS II 軟核性能標(biāo)準(zhǔn) uid:104287 2016-1-31 04:23 03093 2016-1-31 04:23
預(yù)覽 全局時(shí)鐘--復(fù)位設(shè)計(jì) uid:104287 2016-1-31 04:22 03181 2016-1-31 04:22
預(yù)覽 FPGA中亞穩(wěn)態(tài)—讓你無(wú)處可逃 uid:104287 2016-1-31 04:20 02821 2016-1-31 04:20
預(yù)覽 嵌入式邏輯分析儀SignalTap II 設(shè)計(jì)范例 uid:104287 2016-1-31 04:18 02942 2016-1-31 04:18
預(yù)覽 NIOS II 9.1 SP1中斷問題 uid:104287 2016-1-31 04:17 04404 2016-1-31 04:17
預(yù)覽 quartus6 中文手冊(cè)節(jié)選 uid:104287 2016-1-31 03:53 02330 2016-1-31 03:53
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預(yù)覽 時(shí)序約束中 跨時(shí)鐘域的時(shí)鐘約束 uid:104287 2016-1-31 03:49 03020 2016-1-31 03:49
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預(yù)覽 求大神幫忙VHDL的算術(shù)計(jì)算器電路設(shè)計(jì) 謝謝 新人帖 uid:97511 2015-11-28 22:17 12867 2015-11-29 18:16
預(yù)覽 哪些FPGA的管腳比較少？ uid:81283 2015-11-2 13:07 13976 2015-11-3 22:16
預(yù)覽 搞定HDLCompiler:499 line:Illegal operation with real number attach_img uid:91350 2015-11-1 18:03 05192 2015-11-1 18:03
預(yù)覽 FPGA應(yīng)用—按鍵控制led 原理圖+程序+制作詳解 attach_img uid:91350 2015-11-1 17:11 09733 2015-11-1 17:11
預(yù)覽 FPGA應(yīng)用—電子鐘程序+原理圖+制作詳解 attach_img uid:91350 2015-11-1 17:00 06730 2015-11-1 17:00
預(yù)覽 FPGA設(shè)計(jì)中的一個(gè)小分析 attach_img uid:91350 2015-11-1 16:49 02849 2015-11-1 16:49
預(yù)覽 搞定can,t place multiple pins assigned to pin location pin_101 attach_img uid:91350 2015-11-1 16:03 015432 2015-11-1 16:03
預(yù)覽 在verilog中調(diào)用VHDL模塊 uid:91350 2015-11-1 15:59 07445 2015-11-1 15:59
預(yù)覽 FPGA降低設(shè)計(jì)資源的技巧 attach_img uid:91350 2015-11-1 15:32 04210 2015-11-1 15:32
預(yù)覽 邊沿檢測(cè)中需要注意的細(xì)節(jié) attach_img uid:91350 2015-10-28 20:44 04503 2015-10-28 20:44
預(yù)覽 TINA中添加器件（適用于有相應(yīng)器件的cir文件的情況） uid:51024 2014-7-30 14:13 110189 2015-7-29 12:40
預(yù)覽 verilog中的initial語(yǔ)句 uid:86860 2015-7-26 02:08 03661 2015-7-26 02:08
預(yù)覽 Verilog中，順序執(zhí)行與非阻塞賦值 uid:86860 2015-7-26 02:08 04644 2015-7-26 02:08
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