在QuartusII下進行編譯和仿真的時候,會出現(xiàn)一堆warning,有的可以忽略,有的卻需要注意,雖然按F1可以了解關(guān)于該警告的幫助,但有時候幫助解釋的仍然不清楚,大家群策群力,把自己知道和了解的一些關(guān)于警告的問題都說出來討論一下,免得后來的人走彎路.
下面是我收集整理的一些,有些是自己的經(jīng)驗,有些是網(wǎng)友的,希望能給大家一點幫助,如有不對的地方,請指正,如果覺得好,請版主給點威望吧,謝謝
1.Found clock-sensitivechange during active clock edge at time<time> on register"<name>"
原因：vector sourcefile中時鐘敏感信號（如：數(shù)據(jù)，允許端，清零，同步加載等）在時鐘的邊緣同時變化。而時鐘敏感信號是
不能在時鐘邊沿變化的。其后果為導致結(jié)果不正確。
措施：編輯vector source file 2.Verilog HDL assignmentwarning at <location>: truncatedvalue with size <number> to matchsize of target (<number>
原因:在HDL設計中對目標的位數(shù)進行了設定,如:reg[4:0] a;而默認為32位,將位數(shù)裁定到合適的大小
措施:如果結(jié)果正確,無須加以修正,如果不想看到這個警告,可以改變設定的位數(shù) 3.All reachable assignmentsto data_out(10) assign '0', register removed by optimization
原因:經(jīng)過綜合器優(yōu)化后，輸出端口已經(jīng)不起作用了 4.Following 9 pins havenothing, GND, or VCC driving datain port -- changes to thisconnectivity may change fitting results
原因:第9腳，空或接地或接上了電源
措施:有時候定義了輸出端口，但輸出端直接賦‘0’，便會被接地，賦‘1’接電源。如果你的設計中這些端口就是這樣用的，那便可以不理會這些warning 5.Found pins functioning asundefined clocks and/or memory enables
原因:是你作為時鐘的PIN沒有約束信息。可以對相應的PIN做一下設定就行了。主要是指你的某些管腳在電路當中起到了時鐘管腳的
作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此QuartusII把“clk”作為未定義的時鐘。
措施:如果clk不是時鐘，可以加“not clock”的約束；如果是，可以在clocksetting當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timinganalysis settings...>Individualclocks...>...
注意在Applies to node中只用選擇時鐘引腳一項即可，requiredfmax一般比所要求頻率高5%即可，無須太緊或太松。 6.Timing characteristics ofdevice EPM570T144C5 are preliminary
原因:因為MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要等 Service Pack
措施:只影響 Quartus 的 Waveform 7.Warning: Clock latency analysis for PLLoffsets is supported for the current device family, but is notenabled
措施:將setting中的timingRequirements&Option-->More TimingSetting-->setting-->Enable ClockLatency中的on改成OFF
8.Found clock high time violation at 14.8 ns on register"|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:違反了steup/hold時間，應該是后仿真，看看波形設置是否和時鐘沿符合steup/hold時間
措施:在中間加個寄存器可能可以解決問題
9.warning: circuit may notoperate.detected 46 non-operational paths clocked by clock clk44with clock skew larger than data delay
原因:時鐘抖動大于數(shù)據(jù)延時,當時鐘很快，而if等類的層次過多就會出現(xiàn)這種問題,但這個問題多是在器件的最高頻率中才會出現(xiàn)
措施：setting-->timingRequirements&Options-->Defaultrequired fmax 改小一些，如改到50MHZ 10.Design contains<number> input pin(s) that do notdrive logic
原因:輸入引腳沒有驅(qū)動邏輯(驅(qū)動其他引腳）,所有的輸入引腳需要有輸入邏輯
措施:如果這種情況是故意的,無須理會,如果非故意,輸入邏輯驅(qū)動. 11.Warning：Found clock hightime violation at 8.9ns on node 'TEST3.CLK'
原因：FF中輸入的PLS的保持時間過短
措施：在FF中設置較高的時鐘頻率 12.Warning: Found 10 node(s)in clock paths which may be acting as ripple and/or gated clocks --node(s) analyzed as buffer(s) resulting in clock skew
原因:如果你用的 CPLD只有一組全局時鐘時，用全局時鐘分頻產(chǎn)生的另一個時鐘在布線中當作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產(chǎn)生的問題都不一樣。
措施:如果用有兩組以上全局時鐘的 芯片，可以把第二個全局時鐘作為另一個時鐘用，可以解決這個問題。FPGA 13.Critical Warning: Timingrequirements were not met. See Report window for details.
原因：時序要求未滿足，
措施：雙擊Compilation Report-->TimeAnalyzer-->紅色部分（如clocksetup:'clk'等）-->左鍵單擊list path,查看fmax的SLACKREPORT再根據(jù)提示解決,有可能是程序的算法問題或fmax設置問題 14.Warning: Can't find signalin vector source file for input pin |whole|clk10m
原因：這個時因為你的波形仿真文件（ vector source file ）中并沒有把所有的輸入信號(input pin)加進去，對于每一個輸入都需要有激勵源的 15.Can't achieve minimumsetup and hold requirement <text>along <number> path(s). See Reportwindow for details.
原因：時序分析發(fā)現(xiàn)一定數(shù)量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關(guān),一般是由于多時鐘引起的
措施：利用Compilation Report-->TimeAnalyzer-->紅色部分（如clock hold:'clk'等），在slack中觀察是holdtime為負值還是setup time 為負值，然后在：Assignment-->AssignmentEditor-->To中增加時鐘名(from node finder)，AssignmentName中增加和多時鐘有關(guān)的Multicycle 和Multicycle Hold選項，如holdtime為負，可使Multicyclehold的值>multicycle,如設為2和1。 16: Can't analyze file --file E://quartusii*.v is missing
原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了
措施：不管他，沒什么影響 16.Warning: Can't find signalin vector source file for input pin
|whole|clk10m
原因：因為你的波形仿真文件（ vector source file ）中并沒有把所有的輸入
信號(input pin)加進去，對于每一個輸入都需要有激勵源的 17.Error: Can't name logicscfifo0 of instance "inst" --
has same name as current design file
原因：模塊的名字和project的名字重名了
措施：把兩個名字之一改一下，一般改模塊的名字
18.Warning: Using design filelpm_fifo0.v, which is not specified as a
design file for the current project, but contains definitions for 1design
units and 1 entities in project Info: Found entity 1:lpm_fifo0
原因：模塊不是在本項目生成的，而是直接copy了別的項目的原理圖和源程序
而生成的，而不是用QUARTUS將文件添加進本項目
措施：無須理會，不影響使用 19.Timing characteristics ofdevice <name> are preliminary
原因：目前版本的QuartusII只對該器件提供初步的時序特征分析
措施：如果堅持用目前的器件，無須理會該警告。關(guān)于進一步的時序特征分析會
在后續(xù)版本的Quartus得到完善。 20.Timing Analysis does notsupport the analysis of latches as
synchronous elements for the currently selected device family
原因：用analyze_latches_as_synchronous_elements setting可以讓
Quaruts II來分析同步鎖存，但目前的器件不支持這個特性
措施：無須理會。時序分析可能將鎖存器分析成回路。但并不一定分析正確。其
后果可能會導致顯示提醒用戶：改變設計來消除鎖 存器 21.Warning:Found xx outputpins without output pin load capacitance
assignment（網(wǎng)友：gucheng82提供）
原因：沒有給輸出管教指定負載電容
措施：該功能用于估算TCO和功耗，可以不理會，也可以在Assignment Editor
中為相應的輸出管腳指定負載電容，以消除警告 22.Warning: Found 6 node(s)in clock paths which may be acting as
ripple and/or gated clocks -- node(s) analyzed as buffer(s)resulting in
clock skew 原因：使用了行波時鐘或門控時鐘，把觸發(fā)器的輸出當時鐘用就會報行波時鐘，
將組合邏輯的輸出當時鐘用就會報門控時鐘
措施：不要把觸發(fā)器的輸出當時鐘，不要將組合邏輯的輸出當時鐘，如果本身如
此設計，則無須理會該警告
23.Warning (10268): Verilog HDL informationat lcd7106.v(63):
Always Construct contains both blocking and non-blocking
assignments
原因： 一個always模塊中同時有阻塞和非阻塞的賦值
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