買電腦最重要的參考指標之一是快，而快慢與否由DDR決定，自從上一篇文章介紹完各種類DDR的特性功能后，今天我們詳細介紹DDR時序電路與連線拓補。

圖1 DDR4

SDRAM、DDR、DDR2、DDR3、DDR4的讀寫時序整體類似，區別在于間隔時間、命令形式、有新增功能等。

以圖表的形式說明內存讀寫時序關系。

CK/CK#：時鐘信號，地址和命令信號在時鐘的上升沿有效，數據信號在時鐘的上升沿和下降沿都有效。

R：表示讀命令；

W：表示寫命令；

A：表示地址命令，包括行地址、列地址、塊地址、塊組地址；

D：表示數據，包括數據和數據選通信號；

AL：命令之間的間隔時間，每類芯片的間隔時間是不同的，以時鐘的個數為單位；

CL：讀的數據從內部存儲單元到數據總線的時間，即數據潛伏期；

CWL：寫數據時的延時，要比CL短的多。

下面的幾個表，行數都一樣，第一行表示時鐘信號；第二行表示命令信號；第三行表示數據信號；第四行表示第一個讀/寫命令發出后的時間間隔情況；第五行表示第二個讀/寫命令發出后的時間間隔情況；第六行表示第三個讀/寫命令發出后的時間間隔情況；

內存芯片的操作時序很多，如普通讀或寫時序、突發讀或寫時序、讀后接著讀時序，讀后寫時序、多功能寄存器設置操作時序、校準時序等等，現在僅僅以突發的讀寫時序為例說明內存的一般性操作時序。

無間隔的連續突發讀時序如表1所示，突發長度為4。數據是連續輸出的，每4個字節需要一個潛伏期CL。

表1 無間隔的突發數據讀操作

有一個時鐘周期間隔的突發讀操作如表2所示，每四個數據中間有一個時鐘周期的間隔。如果讀命令有兩個時鐘間隔，數據中也有兩個時鐘間隔。

表2 有一個時鐘間隔的突發數據讀操作

無間隔的連續突發寫操作如表3所示，突發長度為4，數據連續輸入到內存中，CWL的時間間隔一般是1~2個時鐘周期。

表3 無間隔的突發數據寫操作

有一個時鐘間隔的突發寫操作如表4所示，同讀操作一樣，每四個數據中間有一個時鐘間隔，如果是寫命令有兩個時鐘間隔，則數據中間也有兩個時鐘間隔。

表4 有一個時鐘間隔的突發數據寫操作

T型走線拓撲結構如圖所示，一個內存控制器上掛載4個內存芯片。

圖2 T型走線拓撲

T型結構的走線，每條線的臂長相等，保證信號同時到達終端芯片。

Fly-By型走線拓撲，一個內存控制器上掛載4個內存芯片，如圖所示。

圖3 Fly-By型走線拓撲

Fly-By結構，走線簡單，按照就近原則連線，數據線的走線與其他三類不同，每個DDR芯片的數據端直接連接到控制器上。Fly-By結構的走線有它的適用條件，DDR控制器和內存芯片必須支持讀寫平衡，如果芯片不支持讀寫平衡，就不能用Fly-By結構的走線。

由于信號頻率非常高，電磁波在PCB板中的傳播速度就不能忽略其影響。

以美光的DDR4 SDRAM MT40A系列為例：

0.625ns @ CL=22(DDR4-3200)-062E

數據速率3200Mbit/s DQS信號頻率fDQS=1600MHz,TDQS=625ps

Tr=360ps或電平上升斜率：18V/ns

電平門限：直流>=0.84V <=0.36V

上升時間：26.67ps

高電平持續時間：285.83ps

交流>=0.96V <=0.24V

上升時間：40.00ps  

高電平持續時間：272.5ps V=600ps/inch

允許的最大相位偏差時間：259.16ps/232.5ps

允許的最大PCB板的線長偏差：0.432inch/0.3875inch

這個計算存在幾個問題，抖動、等未考慮在內，實際中的線長偏差要比這里計算出來的值小。

允許線長偏差有幾種，要區別對待，如時鐘線和控制線、地址線的偏差；時鐘線和數據線之間的偏差；數據選通信號線與數據線的容許偏差等，具體的設計要參考芯片手冊的推薦值。