用戶I/O：不用解釋了。
配置管腳：
MSEL[1:0] 用于選擇配置模式，比如AS、PS等。
DATA0 FPGA串行數(shù)據(jù)輸入，連接到配置器件的串行數(shù)據(jù)輸出管腳。
DCLK FPGA串行時鐘輸出，為配置器件提供串行時鐘。
nCSO（I/O）FPGA片選信號輸出，連接到配置器件的nCS管腳。
ASDO（I/O）FPGA串行數(shù)據(jù)輸出，連接到配置器件的ASDI管腳。
nCEO 下載鏈期間始能輸出。在一條下載鏈中，當(dāng)?shù)谝粋�器件配置完成后，此信號將始能下一個器件開始進行配置。下載鏈上最后一個器件的nCEO懸空。
nCE 下載鏈器件始能輸入，連接到上一個器件的nCEO，下載鏈的最后一個器件nCE接地。
nCNFIG 用戶模式配置起始信號。
nSTATUS 配置狀態(tài)信號。
CONF_DONE 配置結(jié)束信號。
電源管腳：
VCCINT 內(nèi)核電壓。130nm為1.5V，90nm為1.2V
VCCIO 端口電壓。一般為3.3V，還可以支持多種電壓，5V、1.8V、1.5V
VREF 參考電壓
GND 信號地
時鐘管腳：
VCC_PLL PLL管腳電壓，直接連VCCIO
VCCA_PLL PLL模擬電壓，截止通過濾波器接到VCCINT上
GNDA_PLL PLL模擬地
GNDD_PLL PLL數(shù)字地
CLK[n] PLL時鐘輸入
PLL[n]_OUT PLL時鐘輸出
特殊管腳：
VCCPD 用于尋則驅(qū)動
VCCSEL 用于控制配置管腳和PLL相關(guān)的輸入緩沖電壓
PROSEL 上電復(fù)位選項
NIOPULLUP 用于控制配置時所使用的用戶I/O的內(nèi)部上拉電阻是否工作
TEMPDIODEN 用于關(guān)聯(lián)溫度敏感二極管
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