久久久久久久999_99精品久久精品一区二区爱城_成人欧美一区二区三区在线播放_国产精品日本一区二区不卡视频_国产午夜视频_欧美精品在线观看免费

 找回密碼
 立即注冊

QQ登錄

只需一步，快速開始

搜索
查看: 6349|回復: 0
打印 上一主題 下一主題
收起左側

system_stm32f10x.c文件內容分析

[復制鏈接]
跳轉到指定樓層
樓主
ID:91350 發表于 2015-9-30 13:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這個文件完成了寫聲明配置，他和對應的頭文件的關系，頭文件里做了些什么工作，為什么要這樣
完成系統時鐘的配置。
  1. #include "stm32f10x.h"   
  2. #if defined (STM32F10X_LD_VL) || (defined STM32F10X_MD_VL) || (defined STM32F10X_HD_VL)
  3. #define SYSCLK_FREQ_24MHz  24000000
  4. #else

  6.    #define SYSCLK_FREQ_72MHz  72000000
  7. #endif


  10. #if defined (STM32F10X_HD) || (defined STM32F10X_XL) || (defined STM32F10X_HD_VL)
  11. #endif


  14. #define VECT_TAB_OFFSET  0x0






  21. #ifdef SYSCLK_FREQ_HSE
  22.   uint32_t SystemCoreClock         = SYSCLK_FREQ_HSE;        
  23. #elif defined SYSCLK_FREQ_24MHz
  24.   uint32_t SystemCoreClock         = SYSCLK_FREQ_24MHz;        
  25. #elif defined SYSCLK_FREQ_36MHz
  26.   uint32_t SystemCoreClock         = SYSCLK_FREQ_36MHz;        
  27. #elif defined SYSCLK_FREQ_48MHz
  28.   uint32_t SystemCoreClock         = SYSCLK_FREQ_48MHz;        
  29. #elif defined SYSCLK_FREQ_56MHz
  30.   uint32_t SystemCoreClock         = SYSCLK_FREQ_56MHz;        
  31. #elif defined SYSCLK_FREQ_72MHz
  32.   uint32_t SystemCoreClock         = SYSCLK_FREQ_72MHz;        
  33. #else
  34.   uint32_t SystemCoreClock         = HSI_VALUE;        
  35. #endif

  37. __I uint8_t AHBPrescTable[16] = {0, 0, 0, 0, 0, 0, 0, 0, 1, 2, 3, 4, 6, 7, 8, 9};


  40. static void SetSysClock(void);

  42. #ifdef SYSCLK_FREQ_HSE
  43.   static void SetSysClockToHSE(void);
  44. #elif defined SYSCLK_FREQ_24MHz
  45.   static void SetSysClockTo24(void);
  46. #elif defined SYSCLK_FREQ_36MHz
  47.   static void SetSysClockTo36(void);
  48. #elif defined SYSCLK_FREQ_48MHz
  49.   static void SetSysClockTo48(void);
  50. #elif defined SYSCLK_FREQ_56MHz
  51.   static void SetSysClockTo56(void);  
  52. #elif defined SYSCLK_FREQ_72MHz
  53.   static void SetSysClockTo72(void);
  54. #endif

  56. #ifdef DATA_IN_ExtSRAM
  57.   static void SystemInit_ExtMemCtl(void);
  58. #endif



  62. void SystemInit (void)
  63. {


  66.   RCC->CR |= (uint32_t)0x00000001;


  69. #ifndef STM32F10X_CL
  70.   RCC->CFGR &= (uint32_t)0xF8FF0000;
  71. #else
  72.   RCC->CFGR &= (uint32_t)0xF0FF0000;
  73. #endif   
  74.   

  76.   RCC->CR &= (uint32_t)0xFEF6FFFF;


  79.   RCC->CR &= (uint32_t)0xFFFBFFFF;


  82.   RCC->CFGR &= (uint32_t)0xFF80FFFF;

  84. #ifdef STM32F10X_CL

  86.   RCC->CR &= (uint32_t)0xEBFFFFFF;


  89.   RCC->CIR = 0x00FF0000;


  92.   RCC->CFGR2 = 0x00000000;
  93. #elif defined (STM32F10X_LD_VL) || defined (STM32F10X_MD_VL) || (defined STM32F10X_HD_VL)

  95.   RCC->CIR = 0x009F0000;


  98.   RCC->CFGR2 = 0x00000000;      
  99. #else

  101.   RCC->CIR = 0x009F0000;
  102. #endif
  103.    
  104. #if defined (STM32F10X_HD) || (defined STM32F10X_XL) || (defined STM32F10X_HD_VL)
  105.   #ifdef DATA_IN_ExtSRAM
  106.     SystemInit_ExtMemCtl();
  107.   #endif
  108. #endif



  112.   SetSysClock();

  114. #ifdef VECT_TAB_SRAM
  115.   SCB->VTOR = SRAM_BASE | VECT_TAB_OFFSET;
  116. #else
  117.   SCB->VTOR = FLASH_BASE | VECT_TAB_OFFSET;
  118. #endif
  119. }

  121. void SystemCoreClockUpdate (void)
  122. {
  123.   uint32_t tmp = 0, pllmull = 0, pllsource = 0;

  125. #ifdef  STM32F10X_CL
  126.   uint32_t prediv1source = 0, prediv1factor = 0, prediv2factor = 0, pll2mull = 0;
  127. #endif

  129. #if defined (STM32F10X_LD_VL) || defined (STM32F10X_MD_VL) || (defined STM32F10X_HD_VL)
  130.   uint32_t prediv1factor = 0;
  131. #endif
  132.    

  134.   tmp = RCC->CFGR & RCC_CFGR_SWS;
  135.   
  136.   switch (tmp)
  137.   {
  138.     case 0x00:  
  139.       SystemCoreClock = HSI_VALUE;
  140.       break;
  141.     case 0x04:  
  142.       SystemCoreClock = HSE_VALUE;
  143.       break;
  144.     case 0x08:  

  146.      
  147.       pllmull = RCC->CFGR & RCC_CFGR_PLLMULL;
  148.       pllsource = RCC->CFGR & RCC_CFGR_PLLSRC;
  149.       
  150. #ifndef STM32F10X_CL      
  151.       pllmull = ( pllmull >> 18) + 2;
  152.       
  153.       if (pllsource == 0x00)
  154.       {
  155.       
  156.         SystemCoreClock = (HSI_VALUE >> 1) * pllmull;
  157.       }
  158.       else
  159.       {
  160. #if defined (STM32F10X_LD_VL) || defined (STM32F10X_MD_VL) || (defined STM32F10X_HD_VL)
  161.        prediv1factor = (RCC->CFGR2 & RCC_CFGR2_PREDIV1) + 1;
  162.       
  163.        SystemCoreClock = (HSE_VALUE / prediv1factor) * pllmull;
  164. #else
  165.       
  166.         if ((RCC->CFGR & RCC_CFGR_PLLXTPRE) != (uint32_t)RESET)
  167.         {
  168.           SystemCoreClock = (HSE_VALUE >> 1) * pllmull;
  169.         }
  170.         else
  171.         {
  172.           SystemCoreClock = HSE_VALUE * pllmull;
  173.         }
  174. #endif
  175.       }
  176. #else
  177.       pllmull = pllmull >> 18;
  178.       
  179.       if (pllmull != 0x0D)
  180.       {
  181.          pllmull += 2;
  182.       }
  183.       else
  184.       {
  185.         pllmull = 13 / 2;
  186.       }
  187.             
  188.       if (pllsource == 0x00)
  189.       {
  190.       
  191.         SystemCoreClock = (HSI_VALUE >> 1) * pllmull;
  192.       }
  193.       else
  194.       {
  195.         
  196.       
  197.         prediv1source = RCC->CFGR2 & RCC_CFGR2_PREDIV1SRC;
  198.         prediv1factor = (RCC->CFGR2 & RCC_CFGR2_PREDIV1) + 1;
  199.         
  200.         if (prediv1source == 0)
  201.         {
  202.          
  203.           SystemCoreClock = (HSE_VALUE / prediv1factor) * pllmull;         
  204.         }
  205.         else
  206.         {
  207.          
  208.          
  209.           prediv2factor = ((RCC->CFGR2 & RCC_CFGR2_PREDIV2) >> 4) + 1;
  210.           pll2mull = ((RCC->CFGR2 & RCC_CFGR2_PLL2MUL) >> 8 ) + 2;
  211.           SystemCoreClock = (((HSE_VALUE / prediv2factor) * pll2mull) / prediv1factor) * pllmull;                        
  212.         }
  213.       }
  214. #endif  
  215.       break;

  217.     default:
  218.       SystemCoreClock = HSI_VALUE;
  219.       break;
  220.   }
  221.   


  224.   tmp = AHBPrescTable[((RCC->CFGR & RCC_CFGR_HPRE) >> 4)];

  226.   SystemCoreClock >>= tmp;  
  227. }

  229. static void SetSysClock(void)
  230. {
  231. #ifdef SYSCLK_FREQ_HSE
  232.   SetSysClockToHSE();
  233. #elif defined SYSCLK_FREQ_24MHz
  234.   SetSysClockTo24();
  235. #elif defined SYSCLK_FREQ_36MHz
  236.   SetSysClockTo36();
  237. #elif defined SYSCLK_FREQ_48MHz
  238.   SetSysClockTo48();
  239. #elif defined SYSCLK_FREQ_56MHz
  240.   SetSysClockTo56();  
  241. #elif defined SYSCLK_FREQ_72MHz
  242.   SetSysClockTo72();
  243. #endif

  245.   
  246. }


  249. #ifdef DATA_IN_ExtSRAM

  251. void SystemInit_ExtMemCtl(void)
  252. {


  255.   RCC->AHBENR = 0x00000114;
  256.   
  257.    
  258.   RCC->APB2ENR = 0x000001E0;
  259.   

  261.   
  262.   GPIOD->CRL = 0x44BB44BB;  
  263.   GPIOD->CRH = 0xBBBBBBBB;

  265.   GPIOE->CRL = 0xB44444BB;  
  266.   GPIOE->CRH = 0xBBBBBBBB;

  268.   GPIOF->CRL = 0x44BBBBBB;  
  269.   GPIOF->CRH = 0xBBBB4444;

  271.   GPIOG->CRL = 0x44BBBBBB;  
  272.   GPIOG->CRH = 0x44444B44;
  273.    

  275.   
  276.   FSMC_Bank1->BTCR[4] = 0x00001011;
  277.   FSMC_Bank1->BTCR[5] = 0x00000200;
  278. }
  279. #endif

  281. #ifdef SYSCLK_FREQ_HSE
  282. static void SetSysClockToHSE(void)
  283. {
  284.   __IO uint32_t StartUpCounter = 0, HSEStatus = 0;
  285.   
  286.      
  287.      
  288.   RCC->CR |= ((uint32_t)RCC_CR_HSEON);


  291.   do
  292.   {
  293.     HSEStatus = RCC->CR & RCC_CR_HSERDY;
  294.     StartUpCounter++;  
  295.   } while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));

  297.   if ((RCC->CR & RCC_CR_HSERDY) != RESET)
  298.   {
  299.     HSEStatus = (uint32_t)0x01;
  300.   }
  301.   else
  302.   {
  303.     HSEStatus = (uint32_t)0x00;
  304.   }  

  306.   if (HSEStatus == (uint32_t)0x01)
  307.   {

  309. #if !defined STM32F10X_LD_VL && !defined STM32F10X_MD_VL && !defined STM32F10X_HD_VL
  310.    
  311.     FLASH->ACR |= FLASH_ACR_PRFTBE;

  313.    
  314.     FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);

  316. #ifndef STM32F10X_CL
  317.     FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_0;
  318. #else
  319.     if (HSE_VALUE <= 24000000)
  320. {
  321.       FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_0;
  322. }
  323. else
  324. {
  325.       FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_1;
  326. }
  327. #endif
  328. #endif

  330.    
  331.     RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
  332.       
  333.    
  334.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
  335.    
  336.    
  337.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV1;
  338.    
  339.    
  340.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
  341.     RCC->CFGR |= (uint32_t)RCC_CFGR_SW_HSE;   

  343.    
  344.     while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x04)
  345.     {
  346.     }
  347.   }
  348.   else
  349.   {
  350.   }  
  351. }
  352. #elif defined SYSCLK_FREQ_24MHz
  353. static void SetSysClockTo24(void)
  354. {
  355.   __IO uint32_t StartUpCounter = 0, HSEStatus = 0;
  356.   
  357.      
  358.      
  359.   RCC->CR |= ((uint32_t)RCC_CR_HSEON);


  362.   do
  363.   {
  364.     HSEStatus = RCC->CR & RCC_CR_HSERDY;
  365.     StartUpCounter++;  
  366.   } while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));

  368.   if ((RCC->CR & RCC_CR_HSERDY) != RESET)
  369.   {
  370.     HSEStatus = (uint32_t)0x01;
  371.   }
  372.   else
  373.   {
  374.     HSEStatus = (uint32_t)0x00;
  375.   }  

  377.   if (HSEStatus == (uint32_t)0x01)
  378.   {
  379. #if !defined STM32F10X_LD_VL && !defined STM32F10X_MD_VL && !defined STM32F10X_HD_VL
  380.    
  381.     FLASH->ACR |= FLASH_ACR_PRFTBE;

  383.    
  384.     FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);
  385.     FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_0;   
  386. #endif

  388.    
  389.     RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
  390.       
  391.    
  392.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
  393.    
  394.    
  395.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV1;
  396.    
  397. #ifdef STM32F10X_CL
  398.    
  399.      
  400.     RCC->CFGR &= (uint32_t)~(RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
  401.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLXTPRE_PREDIV1 | RCC_CFGR_PLLSRC_PREDIV1 |
  402.                             RCC_CFGR_PLLMULL6);

  404.    
  405.          
  406.     RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
  407.                               RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
  408.     RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
  409.                              RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV10);
  410.   
  411.    
  412.     RCC->CR |= RCC_CR_PLL2ON;
  413.    
  414.     while((RCC->CR & RCC_CR_PLL2RDY) == 0)
  415.     {
  416.     }   
  417. #elif defined (STM32F10X_LD_VL) || defined (STM32F10X_MD_VL) || defined (STM32F10X_HD_VL)
  418.    
  419.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLMULL));
  420.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_PREDIV1 | RCC_CFGR_PLLXTPRE_PREDIV1_Div2 | RCC_CFGR_PLLMULL6);
  421. #else   
  422.    
  423.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLMULL));
  424.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLXTPRE_HSE_Div2 | RCC_CFGR_PLLMULL6);
  425. #endif

  427.    
  428.     RCC->CR |= RCC_CR_PLLON;

  430.    
  431.     while((RCC->CR & RCC_CR_PLLRDY) == 0)
  432.     {
  433.     }

  435.    
  436.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
  437.     RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;   

  439.    
  440.     while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08)
  441.     {
  442.     }
  443.   }
  444.   else
  445.   {
  446.   }
  447. }
  448. #elif defined SYSCLK_FREQ_36MHz
  449. static void SetSysClockTo36(void)
  450. {
  451.   __IO uint32_t StartUpCounter = 0, HSEStatus = 0;
  452.   
  453.      
  454.      
  455.   RCC->CR |= ((uint32_t)RCC_CR_HSEON);


  458.   do
  459.   {
  460.     HSEStatus = RCC->CR & RCC_CR_HSERDY;
  461.     StartUpCounter++;  
  462.   } while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));

  464.   if ((RCC->CR & RCC_CR_HSERDY) != RESET)
  465.   {
  466.     HSEStatus = (uint32_t)0x01;
  467.   }
  468.   else
  469.   {
  470.     HSEStatus = (uint32_t)0x00;
  471.   }  

  473.   if (HSEStatus == (uint32_t)0x01)
  474.   {
  475.    
  476.     FLASH->ACR |= FLASH_ACR_PRFTBE;

  478.    
  479.     FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);
  480.     FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_1;   

  482.    
  483.     RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
  484.       
  485.    
  486.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
  487.    
  488.    
  489.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV1;
  490.    
  491. #ifdef STM32F10X_CL
  492.    
  493.    
  494.      
  495.     RCC->CFGR &= (uint32_t)~(RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
  496.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLXTPRE_PREDIV1 | RCC_CFGR_PLLSRC_PREDIV1 |
  497.                             RCC_CFGR_PLLMULL9);

  499.    
  500.         
  501.     RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
  502.                               RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
  503.     RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
  504.                              RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV10);
  505.   
  506.    
  507.     RCC->CR |= RCC_CR_PLL2ON;
  508.    
  509.     while((RCC->CR & RCC_CR_PLL2RDY) == 0)
  510.     {
  511.     }
  512.    
  513. #else   
  514.    
  515.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLMULL));
  516.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLXTPRE_HSE_Div2 | RCC_CFGR_PLLMULL9);
  517. #endif

  519.    
  520.     RCC->CR |= RCC_CR_PLLON;

  522.    
  523.     while((RCC->CR & RCC_CR_PLLRDY) == 0)
  524.     {
  525.     }

  527.    
  528.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
  529.     RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;   

  531.    
  532.     while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08)
  533.     {
  534.     }
  535.   }
  536.   else
  537.   {
  538.   }
  539. }
  540. #elif defined SYSCLK_FREQ_48MHz
  541. static void SetSysClockTo48(void)
  542. {
  543.   __IO uint32_t StartUpCounter = 0, HSEStatus = 0;
  544.   
  545.      
  546.      
  547.   RCC->CR |= ((uint32_t)RCC_CR_HSEON);


  550.   do
  551.   {
  552.     HSEStatus = RCC->CR & RCC_CR_HSERDY;
  553.     StartUpCounter++;  
  554.   } while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));

  556.   if ((RCC->CR & RCC_CR_HSERDY) != RESET)
  557.   {
  558.     HSEStatus = (uint32_t)0x01;
  559.   }
  560.   else
  561.   {
  562.     HSEStatus = (uint32_t)0x00;
  563.   }  

  565.   if (HSEStatus == (uint32_t)0x01)
  566.   {
  567.    
  568.     FLASH->ACR |= FLASH_ACR_PRFTBE;

  570.    
  571.     FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);
  572.     FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_1;   

  574.    
  575.     RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
  576.       
  577.    
  578.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
  579.    
  580.    
  581.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV2;
  582.    
  583. #ifdef STM32F10X_CL
  584.    
  585.    
  586.    
  587.         
  588.     RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
  589.                               RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
  590.     RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
  591.                              RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV5);
  592.   
  593.    
  594.     RCC->CR |= RCC_CR_PLL2ON;
  595.    
  596.     while((RCC->CR & RCC_CR_PLL2RDY) == 0)
  597.     {
  598.     }
  599.    
  600.    
  601.      
  602.     RCC->CFGR &= (uint32_t)~(RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
  603.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLXTPRE_PREDIV1 | RCC_CFGR_PLLSRC_PREDIV1 |
  604.                             RCC_CFGR_PLLMULL6);
  605. #else   
  606.    
  607.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLMULL));
  608.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL6);
  609. #endif

  611.    
  612.     RCC->CR |= RCC_CR_PLLON;

  614.    
  615.     while((RCC->CR & RCC_CR_PLLRDY) == 0)
  616.     {
  617.     }

  619.    
  620.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
  621.     RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;   

  623.    
  624.     while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08)
  625.     {
  626.     }
  627.   }
  628.   else
  629.   {
  630.   }
  631. }

  633. #elif defined SYSCLK_FREQ_56MHz
  634. static void SetSysClockTo56(void)
  635. {
  636.   __IO uint32_t StartUpCounter = 0, HSEStatus = 0;
  637.   
  638.    
  639.      
  640.   RCC->CR |= ((uint32_t)RCC_CR_HSEON);


  643.   do
  644.   {
  645.     HSEStatus = RCC->CR & RCC_CR_HSERDY;
  646.     StartUpCounter++;  
  647.   } while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));

  649.   if ((RCC->CR & RCC_CR_HSERDY) != RESET)
  650.   {
  651.     HSEStatus = (uint32_t)0x01;
  652.   }
  653.   else
  654.   {
  655.     HSEStatus = (uint32_t)0x00;
  656.   }  

  658.   if (HSEStatus == (uint32_t)0x01)
  659.   {
  660.    
  661.     FLASH->ACR |= FLASH_ACR_PRFTBE;

  663.    
  664.     FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);
  665.     FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_2;   

  667.    
  668.     RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
  669.       
  670.    
  671.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
  672.    
  673.    
  674.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV2;

  676. #ifdef STM32F10X_CL
  677.    
  678.    
  679.    
  680.         
  681.     RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
  682.                               RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
  683.     RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
  684.                              RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV5);
  685.   
  686.    
  687.     RCC->CR |= RCC_CR_PLL2ON;
  688.    
  689.     while((RCC->CR & RCC_CR_PLL2RDY) == 0)
  690.     {
  691.     }
  692.    
  693.    
  694.      
  695.     RCC->CFGR &= (uint32_t)~(RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
  696.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLXTPRE_PREDIV1 | RCC_CFGR_PLLSRC_PREDIV1 |
  697.                             RCC_CFGR_PLLMULL7);
  698. #else     
  699.    
  700.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLMULL));
  701.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL7);

  703. #endif

  705.    
  706.     RCC->CR |= RCC_CR_PLLON;

  708.    
  709.     while((RCC->CR & RCC_CR_PLLRDY) == 0)
  710.     {
  711.     }

  713.    
  714.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
  715.     RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;   

  717.    
  718.     while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08)
  719.     {
  720.     }
  721.   }
  722.   else
  723.   {
  724.   }
  725. }

  727. #elif defined SYSCLK_FREQ_72MHz
  728. static void SetSysClockTo72(void)
  729. {
  730.   __IO uint32_t StartUpCounter = 0, HSEStatus = 0;
  731.   
  732.      
  733.      
  734.   RCC->CR |= ((uint32_t)RCC_CR_HSEON);


  737.   do
  738.   {
  739.     HSEStatus = RCC->CR & RCC_CR_HSERDY;
  740.     StartUpCounter++;  
  741.   } while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));

  743.   if ((RCC->CR & RCC_CR_HSERDY) != RESET)
  744.   {
  745.     HSEStatus = (uint32_t)0x01;
  746.   }
  747.   else
  748.   {
  749.     HSEStatus = (uint32_t)0x00;
  750.   }  

  752.   if (HSEStatus == (uint32_t)0x01)
  753.   {
  754.    
  755.     FLASH->ACR |= FLASH_ACR_PRFTBE;

  757.    
  758.     FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);
  759.     FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_2;   


  762.    
  763.     RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
  764.       
  765.    
  766.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
  767.    
  768.    
  769.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV2;

  771. #ifdef STM32F10X_CL
  772.    
  773.    
  774.    
  775.         
  776.     RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
  777.                               RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
  778.     RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
  779.                              RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV5);
  780.   
  781.    
  782.     RCC->CR |= RCC_CR_PLL2ON;
  783.    
  784.     while((RCC->CR & RCC_CR_PLL2RDY) == 0)
  785.     {
  786.     }
  787.    
  788.    
  789.      
  790.     RCC->CFGR &= (uint32_t)~(RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
  791.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLXTPRE_PREDIV1 | RCC_CFGR_PLLSRC_PREDIV1 |
  792.                             RCC_CFGR_PLLMULL9);
  793. #else   
  794.    
  795.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE |
  796.                                         RCC_CFGR_PLLMULL));
  797.     RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL9);
  798. #endif

  800.    
  801.     RCC->CR |= RCC_CR_PLLON;

  803.    
  804.     while((RCC->CR & RCC_CR_PLLRDY) == 0)
  805.     {
  806.     }
  807.    
  808.    
  809.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
  810.     RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;   

  812.    
  813.     while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08)
  814.     {
  815.     }
  816.   }
  817.   else
  818.   {
  819.   }
  820. }
  821. #endif
復制代碼




分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享淘帖 頂頂 踩踩
回復

使用道具 舉報

您需要登錄后才可以回帖 登錄 | 立即注冊

本版積分規則

手機版|小黑屋|51黑電子論壇 |51黑電子論壇6群 QQ 管理員QQ:125739409;技術交流QQ群281945664

Powered by 單片機教程網

快速回復 返回頂部 返回列表
主站蜘蛛池模板： 日本三级网址 | 一区二区三区网站 | 亚洲人成人一区二区在线观看 | 日韩www| 久久久高清| 色婷婷国产精品综合在线观看 | 91成人精品视频 | 九九av| 免费黄网站在线观看 | 一级在线免费观看 | 日韩电影中文字幕在线观看 | 国产精品久久九九 | 黄片毛片免费观看 | 九一视频在线观看 | 久久久精品 | 免费h在线 | 精品久久久久久亚洲综合网 | 亚洲精品久久嫩草网站秘色 | 日韩影音 | 午夜在线观看免费 | 久久网亚洲| 91亚洲国产成人精品一区二三 | 岛国av免费观看 | 欧美日韩一区二区三区在线观看 | 亚洲欧美日韩在线 | 国产高清视频在线观看播放 | 久草青青草| 亚洲综合视频 | 日韩欧美在线免费观看视频 | 国产在线精品一区二区 | 激情91| 成人免费一区二区三区视频网站 | 中文字幕在线一 | 国产精品久久久久久一区二区三区 | 国产精品美女久久久久aⅴ国产馆 | 国产美女黄色 | 日韩在线中文 | 欧美 日韩 国产 成人 在线 91 | 国产成人福利视频在线观看 | 不卡一二区| 天堂综合网久久 |