今天看了很多博主寫的關于verilog中的timescale的東西，收獲很多。將大家的東西轉載一下，并加點自己的整理東西。
在Verilog HDL 模型中，所有時延都用單位時間表述。使用`timescale編譯器指令將時間單位與實際時間相關聯。該指令用于定義時延的單位和時延精度。`timescale編譯器指令格式為：
imescale time_unit / time_precision
time_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成。例如：
`imescale 1ns/100ps
表示時延單位為1ns, 時延精度為100ps。`timescale 編譯器指令在模塊說明外部出現, 并且影響后面所有的時延值。例如:
`timescale 1ns/ 100ps
MODULE AndFunc (Z, A, B);
OUTPUT Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
//規定了上升及下降時延值。
endMODULE
編譯器指令定義時延以ns為單位，并且時延精度為1/10 ns（100 ps）。因此，時延值5.22對應5.2 ns, 時延6.17對應6.2 ns。如果用如下的`timescale程序指令代替上例中的編譯器指令,
`timescale 10ns/1ns
那么5.22對應52ns, 6.17對應62ns。
在編譯過程中，`timescale指令影響這一編譯器指令后面所有模塊中的時延值，直至遇到另一個`timescale指令或`resetall指令。當一個設計中的多個模塊帶有自身的`timescale編譯指令時將發生什么？在這種情況下，模擬器總是定位在所有模塊的最小時延精度上，并且所有時延都相應地換算為最小時延精度。
(以下轉自另一篇文章：)
在verilog中是沒有默認timescale的。一個沒有指定timescale的verilog模塊就有可能錯誤的繼承了前面編譯模塊的無效timescale參數。
所以在verilog的LRM中推薦“在每個module的前面指定`timescale,并且相應的在最后加一個`resetall來確保timescale的局部有效”
在編譯過程中，`timescale指令影響這一編譯器指令后面所有模塊中的時延值，直至遇到另一個`timescale指令或`resetall指令。當一個設計中的多個模塊帶有自身的`timescale編譯指令時將發生什么？在這種情況下，模擬器總是定位在所有模塊的最小時延精度上，并且所有時延都相應地換算為最小時延精度。例如，
`timescale 1ns/ 100ps
MODULE AndFunc (Z, A, B);
OUTPUT Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
endMODULE
`timescale 10ns/ 1ns
MODULE TB;
reg PutA, PutB;
WIRE GetO;
initial
begin
PutA = 0;
PutB = 0;
#5.21 PutB = 1;
#10.4 PutA = 1;
#15 PutB = 0;
end
AndFunc AF1(GetO, PutA, PutB);
endMODULE
在這個例子中，每個模塊都有自身的`timescale編譯器指令。`timescale編譯器指令第一次應用于時延。因此，在第一個模塊中，5.22對應5.2 ns, 6.17對應6.2 ns; 在第二個模塊中5.21對應52 ns, 10.4對應104 ns, 15對應150 ns。如果仿真模塊TB，設計中的所有模塊最小時間精度為100 ps。因此，所有延遲（特別是模塊TB中的延遲）將換算成精度為100 ps。延遲52 ns現在對應520*100 ps，104對應1040*100 ps，150對應1500*100 ps。更重要的是，仿真使用100 ps為時間精度。如果仿真模塊AndFunc，由于模塊TB不是模塊AddFunc的子模塊，模塊TB中的`timescale程序指令將不再有效。
為了確認這種用法，我編寫了一個小小的包含兩個模塊module_a和module_b的testbench，其中module_a,module_b與testbench指定了不同的timescale精度。通過simulation的波形可以發現,Simulator的確在不同的module中使用了不同的times精度。
代碼如下：
文件名：module_a.v
`timescale 100ps/1ps
module module_a (clk) ;
input clk;
wire clk_a ;
assign #5 clk_a = clk;
endmodule
`resetall
文件名：module_b.v
`timescale 10ps/1ps
module module_b (clk) ;
input clk;
wire clk_b ;
assign #5 clk_b = clk;
endmodule
`resetall
文件名：testbench.v
`timescale 1ns/10ps
module tb();
reg clk;
initial begin
clk = 0;
end
initial
begin
$fsdbDumpvars;
#12 $finish;
end
always begin
#1 clk = ~clk;
end
module_a a_inst(clk);
module_b b_inst(clk);
endmodule
針對這三個文件，進行不同的修改，得到不同的波形：
對應源文件生成的波形圖如下：
另： 注意使用timescale時，前面為" ` "，體現在鍵盤上為數字鍵“1”前的按鍵，否則，編譯時會出現以下問題：
** Error: src/counter16_tb.v(6): near "'t": Illegal base specifier in numeric constant.
** Error: src/counter16_tb.v(6): near "'t": expecting: LIBRARY CONFIG
** Error: src/counter16_tb.v(6): Expecting numeric digits.
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