現在國內幾乎所有的電子企業都不做PCB仿真，畫完PCB直接投入生產，即使高頻應用經驗豐富的工程師也難免會出差錯。因為很多情況下都要對一些方案進行折衷。就像這款JD642，體積較小，64位的SDRAM數據線如果加匹配處理的話需要很多空間，而如果不做匹配的話又怕信號質量不能滿足要求。怎么折衷？不加匹配，等出現信號質量問題再改版嗎？成本？開發周期？...即使調試過程中沒有發現信號質量問題，以后產品投入市場能確保沒有問題嗎？下面就通過SDRAM數據線PCB信號仿真來看一下如何利用PCB仿真工具來協助完成原理圖設計。
應用情景
下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面，我們以數據線D0仿真為例看是否需要加串阻。
模型建立
首先需要在元件公司網站下載各器件IBIS模型。
然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)。
新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。
下面，我們開始導入主芯片DSP的數據線D0腳模型。
左鍵點芯片管腳處的標志，出現未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。
點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。
這樣，一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。
下面我們開始建立傳輸線模型。
左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：
再將其它傳輸線也添加上。
這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)�，F在模型就建立好了。
仿真及分析
下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：
為發現更多的信息，我們使用眼圖觀察。因為時鐘是133M，數據單沿采樣，數據翻轉最高頻率為66.7M，對應位寬為7.58ns。所以設置參數如下：
之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。
芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：
按下邊紅線路徑配置眼圖模板：
之后就可以進行仿真了，來看一下我們的眼圖吧:)
可以看到三個測試點波形差異很大。波形最差的就是接收端的紫色波開形了，上沖到5.4V，下沖到-1.2V。但仍能滿足DRAM芯片要求。從DRAM芯片方面來看，不加串阻是可以滿足芯片要求的，而且接收端的信號雖然回沖很大，不過，還是高于2.0V，滿足芯片高電平界定標準。整個眼圖和模板沒有交疊，所以可以接受。
下面再看一下在DRAM側距DSP引腳500mil的地方加33歐串阻的話信號是什么樣子：
可以看到信號質量明顯改善。上下沖和回沖都減小了。
我們知道匹配分始端串聯匹配和終端并聯匹配。那看一下終端并75歐電阻波形是什么樣子：
波形也明顯改善很多^_^
當然，始端串阻和終端并阻是不能同時使用的，如果同時使用，對終端實際上就形成了分壓。最終電平不能滿足高電平判別需求：
上圖是在始端加33歐串阻，終端加75歐并阻的情況，可以看到DRAM接收到的高電平只有3*(75/(75+33))約2V。
對于這樣的數據總線，隨著讀和寫的改變，始端和末端也發生變化，那樣串阻就不好確定放在什么地方了，那我們看一下，把串阻放在靠近DRAM端的情況(距DSP1.2inch，距DRAM0.5inch)：
可見，效果仍然比不加串阻的情況要好很多，之所以串阻能起到這樣的效果。從能量的角度可以簡單的這樣理解：因為整條線的各個芯片腳都是阻抗比較大，整條線上沒有消耗能量的點，沒有串阻的話，能量會在傳輸線上來回反射，相互疊加，造成很大的過沖和振鈴。其中又因為DRAM輸入阻抗較高，而且線又較長，所以信號問題比較嚴重。在這段線上加一個串阻能有效的消耗反射的能量，使過沖和振鈴現象得到改善。
下面我們再把DRAM設為輸出端，DSP設為輸入端，3245仍為高阻，看一下各點的測試波形。
看一下是否能滿足DSP芯片要求
在DSP芯片數據手冊里有下面一段內容：
這段內容指出，下沖不低于-1.0V，上沖不超過4.3V就算合格的。這樣看來DSP也可以接受不加串阻的情況。而3245數據手冊沒有給出芯片輸入電平條件，但從芯片資料給出的內部結構上看，輸入電平高于4V是沒有問題的。
結論
低8位數據線沒有串阻可以滿足設計要求，而其他的56位都是一對一，經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求，但有一點需注意，就是寫數據時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小，抗干擾能力差一些，如果調試過程中發現寫RAM會出錯，還需要改版加串阻（單板調試時SDRAM經超頻測試到150M系統運行穩定，長時間通過CCS觀察SDRAM內數據沒有發現錯誤數據）。
注
一些朋友懷疑軟件仿真的可靠性，其實軟件仿真不管是原理圖仿真還是PCB仿真，關鍵是模型提取和建立。只要模型建立正確，仿真結果還是很可靠的（以前用250M信號驗證過CADENCE和Hyperlynx的仿真結果，示波器觀察到的波形和仿真結果還是很一致的）。至于人們說的誤差確實也是存在的，比如PCB板阻抗由于材質差異及厚度差異、溫度變化、信號頻率差異等可能存在20%左右的誤差。即使這些差異存在，但仿真結果仍然具有極高的參考意義，掌握一定的高頻應用知識和材料知識可以幫我們更好的利用仿真結果做出最佳的決策。
此項目的pcb文件下載地址：http://www.zg4o1577.cn/f/JD642.rar
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