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SDRAM，內存。做什么的？存儲數據，寫入1讀出1，寫入0讀出0，保證數據訪問的正確。
什么時候會導致數據訪問錯誤？
1.判決錯誤。0誤判為1或1誤判為0.原因可能信號線內阻造成的壓降引起的或是加性干擾或是阻抗不匹配引起的信號畸變。
2.時序錯誤。原因可能為不滿足建立/保持時間，或采樣點相位錯誤，不在有效的信號位置上。
對應方案有：使用點平面、多打孔、縮短走線距離、高壓傳輸在終點用電阻分壓出較低電壓的信號等。
SDRAM為公共時鐘同步，DDR是源同步。 【公共同步將同一時鐘信號用時鐘分配器分成兩路，一路接發送器，一路接接收器。在時鐘上升沿發送數據，在下一周期的上升沿采樣接收。源同步是時鐘和數據一起發送，時鐘稍稍滯后發送。】
SDRAM只關心建立時間，不關心保持時間。
高速數字電路的兩大問題反射和延遲。
反射造成SDRAM時鐘線信號出現震鈴，多次穿越門限造成誤觸發；數據線和時鐘線的傳輸延遲不同，造成時鐘上升沿采樣不到多需要的數據；對應的解決方法為時鐘線串聯電阻做阻抗匹配以及布線時控制數據線和時鐘線的長度差在一定范圍內，并且還要考慮拓撲結構、最大布線長度的問題。拓撲結構盡量采用Y型分支結構，且分支點盡量靠近CPU。
2440使用64M字節的SDRAM擴展數據存儲區，由兩片K4S561632C組成工作在32位模式下，最高頻率可達100M以上，對于SDRAM的數據線、時鐘線、片選線及其他控制信號需要進行線長匹配，由此提出以下布線要求：
1.SDRAM時鐘信號：時鐘信號頻率較高，為避免傳輸線效應，按照工作頻率達到或超過75MHz時布線長度應在1000mil以內的原則為避免與相鄰信號線產生串擾，走線長度不超過1000mil,線寬10mil,內部間距5mil ,外部間距30mil,要求差分布線，精確匹配差分對走線，誤差允許在20mil以內。
2.地址、片選及其他控制信號：線寬5mil，外部間距12mil，內部間距10mil，盡量走成菊花鏈拓撲，可有效控制高次諧波干擾，可比時鐘線長，但不能短。
3.SDRAM數據線：線寬5mil,內部間距5mil,外部間距8mil,盡量在同一層布線，數據線與時鐘線的線長差控制在50mil內。
4.在重要的控制信號線上一般串聯33的電阻，消除干擾。
內外層布線的特征：
1.表層布線：一側是介質，一側是空氣，等效介電常數小于中間層，傳輸線延時較小，決定了表層走線可以有更快的信號傳輸速度，因此可以布信號速度很快的信號，如2.5G或3.25Ghz，盡量不要打孔，如果需要打孔則從TOP層打孔到BOTTOM層，不會存在過孔的stub效應，這是內層布線不具備的優勢。但由于表層一側是空氣，存在電磁輻射效應，因此不能布時鐘等輻射信號。
2.內層布線：內層布線可以利用參考平面實現屏蔽效果，能很好的控制阻抗，但是由于內層沒有表層SMD器件焊盤，所有布線空間較大，特別是布總線更容易。但內層布線兩側都是介質，等效介電常數比表層更大，所以傳輸延時較大，且由于stub過孔效應的存在會加大傳輸線延時。另外也存在傳輸線阻抗不夠連續的問題。總的來說，內層布線空間較大，盡管存在延時較大等不足，我們還是傾向把更多的線布在內層，至少1GHz以下不會有太大的影響。
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