10、關(guān)于test coupon。
test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計需求。 一般要控制的阻抗有單根線和差分對兩種情況。 所以， test coupon上的走線線寬和線距(有差分對時)要與所要控制的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。
11、在高速PCB設(shè)計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應(yīng)如何分配？
一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結(jié)構(gòu)時。
12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？
是的， 在計算特性阻抗時電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層， 這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。
13、在高密度印制板上通過軟件自動產(chǎn)生測試點一般情況下能滿足大批量生產(chǎn)的測試要求嗎？
一般軟件自動產(chǎn)生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴(yán)，則有可能沒辦法自動對每段線都加上測試點，當(dāng)然，需要手動補齊所要測試的地方。
14、添加測試點會不會影響高速信號的質(zhì)量？
至于會不會影響信號質(zhì)量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當(dāng)測試點)可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好(當(dāng)然還要滿足測試機具的要求)分支越短越好。
15、若干PCB組成系統(tǒng)，各板之間的地線應(yīng)如何連接？
各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。
16、兩個常被參考的特性阻抗公式：
a.微帶線(microstrip)
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應(yīng)用。
b.帶狀線(stripline)
Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應(yīng)用。
17、差分信號線中間可否加地線？
差分信號中間一般是不能加地線。因為差分信號的應(yīng)用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應(yīng)。
18、剛?cè)岚逶O(shè)計是否需要專用設(shè)計軟件與規(guī)范？
可以用一般設(shè)計PCB的軟件來設(shè)計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補強。軟板的檢驗標(biāo)準(zhǔn)通常依據(jù)IPC6013
19、適當(dāng)選擇PCB與外殼接地的點的原則是什么？
選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。
20、電路板DEBUG應(yīng)從那幾個方面著手？
就數(shù)字電路而言，首先先依序確定三件事情：
確認所有電源值的大小均達到設(shè)計所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。
確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的問題。
確認reset信號是否達到規(guī)范要求。
這些都正常的話，芯片應(yīng)該要發(fā)出第一個周期(cycle)的信號。接下來依照系統(tǒng)運作原理與bus protocol來debug。
21、在電路板尺寸固定的情況下，如果設(shè)計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請介紹在高速（>100MHz）高密度PCB設(shè)計中的技巧?
在設(shè)計高速高密度PCB時，串?dāng)_(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方： 1). 控制走線特性阻抗的連續(xù)與匹配。 2). 走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結(jié)果可能不同。 3). 選擇適當(dāng)?shù)亩私臃绞健?). 避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串?dāng)_比同層相鄰走線的情形還大。5). 利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。
在實際執(zhí)行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預(yù)留差分端接和共模端接，以緩和對時序與信號完整性的影響。
22、模擬電源處的濾波經(jīng)常是用LC電路。但是為什么有時LC比RC濾波效果差？
LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。因為電感的感抗(reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。
23、濾波時選用電感，電容值的方法是什么？
電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應(yīng)能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。 電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。另外，如果這LC是放在開關(guān)式電源(switching regulation power)的輸出端時，還要注意此LC所產(chǎn)生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩(wěn)定度的影響。
24、如何盡可能的達到EMC要求，又不致造成太大的成本壓力？
PCB板上會因EMC而增加的成本通常是因增加地層數(shù)目以增強屏蔽效應(yīng)及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構(gòu)上的屏蔽結(jié)構(gòu)才能使整個系統(tǒng)通過EMC的要求。以下僅就PCB板的設(shè)計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應(yīng)。
1)、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。 2)、注意高頻器件擺放的位置，不要太靠近對外的連接器。 3)、注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。4)、在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼暋Ｌ貏e注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計所需。 5)、對外的連接器附近的地可與地層做適當(dāng)分割，并將連接器的地就近接到chassis ground。6)、可適當(dāng)運用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。7)、電源層比地層內(nèi)縮20H，H為電源層與地層之間的距離。
25、當(dāng)一塊PCB板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，原因何在？
將數(shù)/模地分開的原因是因為數(shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉， 模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠時使用。
26、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個PCB板地不做分割，數(shù)/模地都連到這個地平面上。道理何在？
數(shù)模信號走線不能交叉的要求是因為速度稍快的數(shù)字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數(shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)。
27、在高速PCB設(shè)計原理圖設(shè)計時，如何考慮阻抗匹配問題？
在設(shè)計高速PCB電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。
28、哪里能提供比較準(zhǔn)確的IBIS模型庫？
IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果。基本上IBIS可看成是實際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉(zhuǎn)換而得 (亦可采用測量， 但限制較多)，而SPICE的資料與芯片制造有絕對的關(guān)系，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進而轉(zhuǎn)換后的IBIS模型內(nèi)之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準(zhǔn)確， 只能不斷要求該廠商改進才是根本解決之道。
29、在高速PCB設(shè)計時，設(shè)計者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢？
一般EMI/EMC設(shè)計時需要同時考慮輻射(radiated)與傳導(dǎo)(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分。一個好的EMI/EMC設(shè)計必須一開始布局時就要考慮到器件的位置, PCB迭層的安排, 重要聯(lián)機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB與外殼的接地點(chassis ground)。
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