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本帖最后由 wangyin 于 2014-7-30 14:42 編輯
順序執(zhí)行語句：if(條件語句) 執(zhí)行的語句；即在程序執(zhí)行過程中是順序執(zhí)行的，按上下順序依次執(zhí)行。當(dāng)執(zhí)行的語句是一句語句，則不需加 begin end,否則就要加begin end,這里的begin end相當(dāng)于C語言里面的{ }，同時注意：一般一個if需與一個else配對，如果沒有的話則綜合的時候會生成一個隱性的鎖存器，當(dāng)有多個條件需要判斷時則用if(條件語句) 執(zhí)行的語句；else if(條件語句) 執(zhí)行的語句；.....else(條件語句) 執(zhí)行的語句；道理同上面一樣，但if分支一般最多不超過3個，如果太多的話則采用case語句實(shí)現(xiàn)。
并行執(zhí)行語句：case(條件語句) 滿足的條件：執(zhí)行的語句......; endcase 即在程序執(zhí)行過程中是并行執(zhí)行的，滿足條件的語句同時執(zhí)行。begin end的用法同上面的一樣,也需注意：當(dāng)有缺項(xiàng)沒有作為條件使用時，同樣需要加default項(xiàng)，否則也會生成隱性的鎖存器，case語句主要用在狀態(tài)機(jī)的編寫中�？聪旅娴�2個例子：
用if語句實(shí)現(xiàn)的一個選擇器：
module mux(
a,
b,
sel,
out
);
input a;
input b;
input sel;
output out;
reg out;
always (sel)
begin
if(sel)
out <= a; // sel=1時，out=a
else
out <= b; // sel=0時，out=b
end
endmodule
用case語句實(shí)現(xiàn)的一個3-8譯碼器：
module yima(
data_in,
data_out,
);
input [2:0] data_in;
output [7:0] data_out;
reg [7:0] data_out;
always @(data_in)
begin
case(data_in)
3'd0: data_out <= 8'b0000_0001;
3'd1: data_out <= 8'b0000_0010;
3'd2: data_out <= 8'b0000_0100;
3'd3: data_out <= 8'b0000_1000;
3'd4: data_out <= 8'b0001_0000;
3'd5: data_out <= 8'b0010_0000;
3'd6: data_out <= 8'b0100_0000;
3'd7: data_out <= 8'b1000_0000;
endcase
end
endmodule
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