基于STC89C52RC單片機OLED AD9833信號發(fā)生器矩陣鍵盤

ID:316613 · 發(fā)表于 2024-6-20 15:24

實物設計
通過理論設計和實物制作解決相應的實際問題，鞏固和運用在《單片機與微機原理及應用》課程中所學的理論知識和實驗技能，掌握常用單片機應用系統(tǒng)的一般設計方法，提高設計能力和實踐動手能力，為以后從事電子電路設計、研發(fā)電子產(chǎn)品打下良好的基礎。
(1)掌握單片機應用系統(tǒng)設計的一般方法與步驟。
(2)掌握按鍵、顯示、時鐘、存儲的綜合設計方法。
(3)熟悉用仿真軟件進行單片機系統(tǒng)仿真設計的方法。
1.2  設計任務
C51編寫，設計一個使用AD9833信號發(fā)生器的板子。
1.3  設計
由于晶體振蕩器將直接影響頻率穩(wěn)定度和頻率波動，因此，采用電壓型控制晶體振蕩器，其頻率穩(wěn)定度高達+20 ppm，溫度補償晶體振蕩器可達±1~+20 ppm，恒溫箱晶體振蕩器和數(shù)字補償晶體振蕩器小于±l ppm。考慮性能和成本因素，采用溫度補償型控制晶體振蕩器。
模擬多選器采用ADG704．該多選器具有4個輸入端，1個輸出端。利用2個電平信號組合進行選擇，方便與處理器I／O端口連接。3個輸人信號分別是DDSl、DDS2的輸出信號，以及這兩者輸出信號相疊加后的輸出信號。模擬多選器輸出這3個輸入信號的其中之一。通過MCU可控制模擬多選器選擇3個信號的輸出。
為了控制輸出正弦波峰峰值，引入數(shù)字電位器，實現(xiàn)對輸出信號的分壓，通過調(diào)節(jié)數(shù)字電位器抽頭位置．改變抽頭電壓值。采用ADI公司的AD5160型數(shù)字電位器，該電位器具有256抽頭，SPI接口，便于與處理器相連接。
MCU采用基于ARM7內(nèi)核的LPC2132控制器，其具有2個UART接口，1個SPI接口和1個SSP接口。其中1個UART接口用于連接RS232電平轉換器，SPI接口用于連接2個數(shù)字電位器，而電位器的SLCK，MOSI，MISO引腳相連．其片選信號連接控制器的I／O端口；控制器的SSP接口連接2個DDS，其連接方法與數(shù)字電位器類似。
該系統(tǒng)設計具有RS232接口．用戶可編程設置DDS的輸出頻率、初始相位、峰峰值，以及選擇2路信號獨立輸m或疊加的輸出等。這些配置信息通過RS232接口上傳至MCU。MCU根據(jù)輸出頻率、初始相位設置DDS；并根據(jù)峰峰值設置數(shù)字電位器；根據(jù)兩路信號的獨立輸出或疊加的輸出設置模擬多選器。
該系統(tǒng)設計實現(xiàn)：2路獨立的正弦波輸出，以及兩者疊加輸出，可分別獨立斷開；輸出正弦波頻率，初始相位、峰峰值、信號通斷均由用戶編程設置控制。輸出正弦波最大頻率高于100 kHz，調(diào)節(jié)細度為0．004 Hz，輸出的正弦波峰峰值為0～500 mV，調(diào)節(jié)細度為2 mV；輸出信號頻率的穩(wěn)定度小于10 ppm，頻率誤差小于O．0l Hz，頻率波動小于1×10-3/h。由于DDSAD9833輸出波形的峰峰值固定，該系統(tǒng)成功解決峰峰值設置問題。利用上位機軟件可靈活設置所需波形的峰峰值、頻率等。與通用信號源相比，該系統(tǒng)設計減少了按鍵面模板以及液晶顯示的成本．將面模板的模擬控制改為PC的數(shù)字控制．提高系統(tǒng)抗干擾能力。圖3為上位機軟件界面，上位機軟件采用VB編程，利用微軟：MSCOMM控件實現(xiàn)。
2  方案論證
2.1方案一純硬件設計法
波形發(fā)生器設計的純硬件法早期，波形發(fā)生器的設計主要是采用運算放大器加分立元件來實現(xiàn)。實現(xiàn)的波形比較單一，主要為正弦波、方波和三角波。工作原理嗍也相對簡單：首先是產(chǎn)生正弦波，然后通過波形變換(正弦波通過比較器產(chǎn)生方波，方波經(jīng)過積分器變?yōu)槿遣?實現(xiàn)方波和三角波。在各種波形后加上一級放大電路，可以使輸出波形的幅度達到要求，通過開關電路實現(xiàn)不同輸出波形的切換，改變電路的具體參數(shù)可以實現(xiàn)頻率、幅度和占空比的改變。通過對電路結構的優(yōu)化及所用元器件的嚴格選取可以提高電路的頻率穩(wěn)定性和準確度。純硬件法中，正弦波的設計是基礎，實現(xiàn)方法也比較多，電路形式一般有LC、RC和石英晶體振蕩器三類。LC振蕩器適宜于產(chǎn)生幾Hz至幾百MHz的高頻信號；石英晶體振蕩器能產(chǎn)生幾百kHz至幾十MHz的高頻信號且穩(wěn)定度高；對于頻率低于幾
MHz，特別是在幾百Hz時，常采用RC振蕩電路。RC振蕩電路又分為文氏橋振蕩電路、雙T網(wǎng)絡式和移相式振蕩電路等類型。其中，以文氏橋振蕩電路最為常用。目前，實現(xiàn)波形發(fā)生器最簡單的方法是采用單片集成的函數(shù)信號發(fā)生器。它是將產(chǎn)生各種波形的功能電路集成優(yōu)化到一個集成電路芯片里，外加少量的電阻、電容元件來實現(xiàn)。采用這種方法的突出優(yōu)勢是電路簡單，實現(xiàn)方便，精度高，性能優(yōu)越；缺點是功能較全的集成芯片價格較貴。
2.2方案二純軟件設計法
波形發(fā)生器的設計還可以采用純軟件的方法來實現(xiàn)。虛擬儀器鞠使傳統(tǒng)儀器發(fā)生了革命性的變化，是21世紀測試儀器領域技術發(fā)展的重要方向。它以計算機為基礎，軟件為核心，沒有傳統(tǒng)儀器那樣具體的物理結構．在計算機上實現(xiàn)儀器的虛擬面板，通過軟件設計實現(xiàn)和改變儀器的功能。例如用圖形化編程工具LabVIEW來實現(xiàn)任意波形發(fā)生器的功能：在LabVIEW軟件的前面板通過拖放控件，設計儀器的功能面板(如波形顯示窗口，波形選擇按鍵，波形存儲回放等工作界面)，在軟件的后面板直接拖放相應的波形函數(shù)并進行參數(shù)設置或直接調(diào)用編程函數(shù)來設計任意波形以實現(xiàn)波形產(chǎn)生功能；完成的軟件打包后，可脫離編程環(huán)境獨立運行。實現(xiàn)任意波形發(fā)生器的功能。采用純軟件的虛擬儀器設計思路可以使設計簡單、高效，僅改變軟件程序就可以輕松實現(xiàn)波形功能的改變或升級。從長遠角度來看，純軟件法成本較低。軟件法的缺點是波形的響應速度和精度遜色于硬件法。
2.3方案三軟硬件結合法
軟硬件結合的波形發(fā)生器設計方法同時兼具軟硬件設計的優(yōu)勢：既具有純硬件設計的快速、高性能，同時又具有軟件控制的靈活性、智能性。如以單片機和單片集成函數(shù)發(fā)生器為核心。輔以鍵盤控制、液晶顯示等電路，設計出智能型函數(shù)波形發(fā)生器，采用軟硬件結合的方法可以實現(xiàn)功能較全、性能更優(yōu)的波形發(fā)生器，同時還可以擴展波形發(fā)生器的功能，比如通過軟件編程控制實現(xiàn)波形的存儲、運算、打印等功能，采用USB接口設計。使波形發(fā)生器具有遠程通信功能等。目前，實驗、科研和工業(yè)生產(chǎn)中使用的信號源大多采用此方法來實現(xiàn)。
純硬件設計功能較單一，波形改變困難、控制的靈活性不夠，不具備智能性，其中由運算放大器加分立元件組成的波形發(fā)生器，除在學生實驗訓練中使用外。基本不被采用。純軟件設計法實現(xiàn)簡單，程序改變及功能升級靈活，但實現(xiàn)的波形精度及響應速度不如硬件法高。純軟件法主要適用于對波形精度、響應速度要求不是很高的場合。相比之下，軟硬件結合的方法可以設計出性能最優(yōu)、功能擴展靈活、控制智能化的新一代的波形發(fā)生器，可以滿足教學、科研、工業(yè)生產(chǎn)等各方面對波形發(fā)生器性能有較高要求的應用場合。綜合以上幾種設計方案，本設計采用方案三的方法—軟硬件設計法。其方案能夠產(chǎn)生很好的波形，也易實現(xiàn)。
3 系統(tǒng)硬件設計
3.1內(nèi)部結構概述
典型的51單片機芯片集成了以下幾個基本組成部分：
1)一個8位的CPU；
2) 128B或256B單元內(nèi)數(shù)據(jù)存儲器（RAM）；
3) 4KB或8KB片內(nèi)程序存儲器（ROM或EPROM）；
4) 4個8位并行I/O接口P0~P3；
5)兩個定時/計數(shù)器；
6) 5個中斷源的中端管理控制系統(tǒng)；
7)一個全雙工串行I/O口UART（通用異步接收、發(fā)送器）；
8)一個片內(nèi)振蕩器和時鐘產(chǎn)生電路。
3.2結構及功能
3.2.1 電路結構
AD9833是一塊完全集成的DDS（Direct Digital Frequency Synthesis）電路,僅需要1個外部參考時鐘、1個低精度電阻器和一個解耦電容器就能產(chǎn)生高達12.5MHz的正弦波。除了產(chǎn)生射頻信號外,該電路還廣泛應外于各種調(diào)制解調(diào)方案。這些方案全都用在數(shù)字領域,采用DSP技術能夠把復雜的調(diào)制解調(diào)算法簡化,而且很精確。
　　AD9833的內(nèi)部電路主要有數(shù)控振蕩器（NCO）、頻率和相位調(diào)節(jié)器、Sine ROM、數(shù)模轉換器（DAC）、電壓調(diào)整器,其功能框圖如圖1所示。
3.2.2 功能描述
　AD9833有3根串行接口線,與SPI、QSPI、MI－CROWIRE和DSP接口標準兼容,在串口時鐘SCLK的作用下,數(shù)據(jù)是以16位的方式加載到設備上,時序圖如圖3所示,FSYNC引腳是使能引腳,電平觸發(fā)方式,低電平有效。進行串行數(shù)據(jù)傳輸時,FSYNC引腳必須置低,要注意FSYNC有效到SCLK下降沿的建立時間t7的最小值。FSYNC置低后,在16個SCLK的下降沿數(shù)據(jù)被送到AD9833的輸入移位寄存器,在第16個SCLK的下降沿FSYNC可以被置高,但要注意在SCLK下降沿到FSYNC上升沿的數(shù)據(jù)保持時間ts的最小和最大值。當然,也可以在FSYNC為低電平的時候,連續(xù)加載多個16位數(shù)據(jù),僅在最后一個數(shù)據(jù)的第16個SCLK的下降沿的時將FSYNC置高,最后要注意的是,寫數(shù)據(jù)時SCLK時鐘為高低電平脈沖,但是,在FSYNC剛開始變?yōu)榈蜁r,（即將開始寫數(shù)據(jù)時）,SCLK必須為高電平（注意t11這個參數(shù)）。