CD4518簡易數字計時電路含Proteus仿真原理圖

ID:1078017 · 發表于 2023-5-17 11:35

設計總體思路、基本原理和框圖

1.1 項目及要求

項目：簡易數字計時電路

要求：設計一簡易的計時裝置。能顯示“小時”（0~23 時）、分（0~59 分）和秒（0~59 秒）。小時、分、秒的十位的零均不予以現實。

仿真原理圖如下（proteus仿真工程文件可到本帖附件中下載）

1.2 設計思路

“時、分、秒”計時器采用 CD4518 分別構成二十四進制（”時”計時器）和六十進制（“分、秒” 計時器）計數器，一個 4518 芯片里有 2 個十進制計數器，采用異步計數，反饋置零的方法即可達到 60 進制的計數器。

在剛接通電源或者時鐘走時出現誤差時，則需要進行時間的校準。置開關在手動位置，分別對“時、分”單獨計數，計數脈沖由單次脈沖或連續脈沖輸入。校時電路由與非門和兩個開關組成，實現“時、分” 的校準。

1.3 基本原理

脈沖產生原理：NE555 采用的是多諧振蕩器電路，其 R1=R2=2.4K，C1=0.1uF，C2=0.01uF，用其產生

2KHz 的脈沖，然后用 CD4518 進行分頻，在分頻電路中先進行三次 10 分頻，CD4518 使用 EN 使能端進行分頻，然后進行 2 分頻，用 CP 脈沖端，使頻率分到1Hz。

計數原理：時間計數電路由秒個位和秒十位計數器,分個位和分十位計數器及時個位和時十位計數器電路構成，其中秒個位和秒十位計數器，分個位和分十位計數器為 60 進制計數器，而根據設計要求，時個位和時十位計數器為 24 進制計數器。

2.單元電路設計

2.1 電子元件介紹

2.1.1 CD4158 芯片

CD4518 是二、十進制（8421 編碼）同步加計數器，內含兩個單元的加計數器。每單個單元有兩個時鐘輸入端 CLK 和 EN，可用時鐘脈沖的上升沿或下降沿觸發。可知，若用 ENABLE 信號下降沿觸發，觸發信號由 EN 端輸入，CLK 端置“0”；若用 CL℃K 信號上升沿觸發，觸發信號由 CL℃K 端輸入，ENABLE 端置“1”。 RESET 端是清零端，RESET 端置“1”時，計數器各端輸出端 Q1～Q4 均為“0”，只有 RESET 端置“0”時， CD4518 才開始計數。CD4518 是一個同步加計數器，在一個封裝中含有兩個可互換二/十進制計數器，其功能引腳分別為 1～7 和 9～{15}。該 CD4518 計數器是單路系列脈沖輸入（1 腳或 2 腳；9 腳或10 腳），4

路 BCD 碼信號輸出（3 腳～6 腳；{11}腳～{14}腳）。

圖 2.1.1-1 CD4518 引腳排列及邏輯符號

工作原理：

CD4518 采用并行進位方式，只要輸入一個時鐘脈沖，計數單元 Q1 翻轉一次；當 Q1 為 1，Q4 為 0 時，每輸入一個時鐘脈沖，計數單元 Q2 翻轉一次；當Q1=Q2=1 時，每輸入一個時鐘脈沖 Q3 翻轉一次；當 Q1=Q2=Q3=1 或 Q1=Q4=1 時，每輸入一個時鐘脈沖 Q4 翻轉一次。這樣從初始狀態（“0”態）開始計數，每輸入 10 個時鐘脈沖，計數單元便自動恢復到“0”態。若將第一個加計數器的輸出端 Q4A 作為第二個加計數器的輸入端 ENB 的時鐘脈沖信號，便可組成兩位8421 編碼計數器，依次下去可以進行多位串行計數。

圖 2.1.1-2 CD4518 工作原理

CD4518 有兩個時鐘輸入端 CP 和 EN，若用時鐘上升沿觸發,信號由 CP 輸入，此時 EN 端為高電平（1），

若用時鐘下降沿觸發，信號由 EN 輸入，此時 CP 端為低電平（0），同時復位端 Cr 也保持低電平（0），只有滿足了這些條件時，電路才會處于計數狀態，否則沒辦法工作。

圖 2.1.1-3 CD4518 真值表

2.1.2 74LS00 芯片

74LS00 為 2 輸入 4 與非門電路，即在一塊集成塊內含有 4 個互相獨立的與非門，每個與非門有 2 個輸入端。

圖 2.1.2-1 74LS00 引腳圖圖 2.1.2-2 74LS00 符號

與非門的邏輯功能是：當輸入端中有一個或一個以上是低電平時，輸出端為高電平；只有當輸入端全

部為高電平時，輸出端才是低電平（即有“0”得“1”，全“1”得“0”）。其邏輯表達式為Y = AB 。

圖 2.1.2-3 74LS00 邏輯功能表

2.1.3 BCD 七段數碼管顯示譯碼器

圖 2.3-1(a)是共陰式 LED 數碼管的原理圖，圖 2.3-1(b)是其表示符號。使用時，公共陰極接地，7 個陽極 a~g 由相應的 BCD 七段譯碼器來驅動(控制)，如圖 2.3-1(c)所示。圖中，電阻是上拉電阻，也稱限流電阻，當譯碼器內部帶有上拉電阻時，則可省去。數字顯示譯碼器的種類很多，現已有將計數器、鎖存器、譯碼驅動電路集于一體的集成器件，還有連同數碼顯示器也集成在一起的電路可供選用。

圖 2.1.3-1 數字顯示譯碼器

BCD 七段譯碼器的輸入是 4 位 BCD 碼(以 D、C、B、A 表示)，輸出是數碼管各段的驅動信號(以 a~g 表

示)，也稱 4—7 譯碼器。若用它驅動共陰 LED 數碼管，則輸出應為高有效，即輸出為高(1)時，相應顯示段發光。例如，當輸入 8421 碼 DCBA=O100 時，應顯示，即要求同時點亮 b、c、f、g 段，熄滅 a、d、e 段，故譯碼器的輸出應 Fa~Fg=0110011，這也是一組代碼，常稱為段碼。同理，根據組成 0~9 這 10 個字形的要求可以列出 8421BCD 七段譯碼器的真值表。

圖 2.1.3-2 BCD 七段譯碼器真值表

2.1.4 NE555 定時器

555 定時器：555 定時器是一種多用途的數字—模擬混合集成電路，利用它能極方便的構成施密特觸發器、單穩態觸發器和多諧振蕩器等脈沖電路。由于使用靈活、方便，所以 555 定時器在波形的產生與交換、測量與控制、家用電器、電子玩具等許多領域中都得到了應用。

圖 2.1.4-1 NE555 定時器功能圖

工作原理：

在電源與地之間加上電壓，當 5 腳懸空時，則電壓比較器 C1 的同相輸入端的電壓為 2VCC/3，C2 的反相輸入端的電壓為 VCC/3。若觸發輸入端 TR 的電壓小于 VCC/3，則比較器 C2 的輸出為 0，可使 RS 觸發器置 1，使輸出端 OUT=1。如果閾值輸入端 TH 的電壓大于 2VCC/3，同時 TR 端的電壓大于 VCC/3，則 C1 的輸出為 0，C2 的輸出為 1，可將 RS 觸發器置 0，使輸出為低電平。

2.2 時、分、秒計時器的設計

1.“秒”計數器的設計：

將 1 連 1Hz 單脈沖，給 CD4518 提供時鐘信號；2 時各位的使能端，連接高電平（+5V）；3-6 為輸出

端，只需分別連到 BCD-SEG 的四邊即可；7 是置位端，連到地線或者懸掛，因為秒的個位是十進制,不需要使用置位；4518 輸出端的最后一個（也就是每片計數器的 Q3 端）可以用作級聯，用來給下一芯片使能，所以將 6 連到 10，此時十位計數器是依據個位計數器是否進位來判斷是否計時，所以十位的時鐘輸入不需要。要達到 60 進制，則十位就是 6 進制，只需要把十進制的”6”這個輸出結果引出即可，8421 編碼可知

0110 為 6，所以只需要把十位的 Q2 和 Q1 引出即可，將這兩個引出端連接到一個與門再反饋到十位的置位端 MR 即可。

圖 2.2-1 “秒”計數器的連線

2.“分”計數器的設計：

“分”計數器與“秒”的相同，但要注意“秒”和“分”之間的聯接，當“秒”記滿 60 過后，“秒” 的十位產生進位信號，只需把這個進位信號引入到“分”計數器的個位的 CLK 端即可。

圖 2.2-2 “分”計數器的連線

3.“時”計數器的設計：

“時”計數器在實現上和前兩個計數器無非大同小異，只是需要把進制設計為 24，把十位的“2”和個位的“4”形成與門送入各位和十位的重置端 MR即可。

圖 2.2-3 “時”計數器的連線

2.3 校時電路的設計

在剛接通電源或者時鐘走時出現誤差時，則需要進行時間的校準。置開關在手動位置，分別對“時、分”單獨計數，計數脈沖由單次脈沖或連續脈沖輸入。有與非門和兩個開關組成，實現“時、分”的校準。當校時開關扳倒右端時，前一個的計時器進位信號送到“分”或“時”計數器的個位 CP 端，進行“時” 計數器和“分”計數器的正常計時。

圖 2.3-1 校時電路

當校時開關扳倒左端時，高電平信號送入“時”計數器和“分”計數器的進位脈沖個位 CP 端，每撥

動開關一次，“時”和“分”計數器校準時間。

3.總電路圖

4.安裝調試步驟

安裝過程初始階段，秒的個位及十位在調試過程中出現了數字顯示不全的現象。在連接六進制的過程中，發現電路只能 4、5 的跳動，后經發現是由于接到與非門的引腳接錯一根所至，經糾正后能正常顯示。在連接六進制、十進制、六十進制的進位及十二進制的接法中，要熟悉邏輯電路及其芯片各引腳的功能，那么在電路出錯時便能準確地找出錯誤所在并及時糾正了。通過安裝以及調試過程，最后連接出了可正常顯示“秒"、“分"、“時”的電子鐘。

1.設置初始時間為 2 小時 2 分 1 秒。