這是之前設計所編寫的Verilog數字時鐘。
這個設計中，秒進分和分進時部分都采用了一個進位位符號jw，首先每來一個時鐘高電平就使秒部分工作，而當秒滿了60后，jw就變為1然后用來觸發下一部分的工作，同樣分部分也是如此。
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秒進分
2022-5-5 00:32 上傳
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分進秒
2022-5-5 00:32 上傳
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總覽
2022-5-5 00:32 上傳
程序部分
module shizhong(input CLK,
output reg[5:0] miao,fen,shi);
reg JW,jw;
always @(posedge CLK )
begin
case(miao)
6'B111011:begin miao=0;JW=1;end
default:begin miao=miao+1;JW=0;end
endcase
end
always @(posedge JW )
begin
case(fen)
6'B111011:begin fen=0;jw=1;end
default:begin fen=fen+1;jw=0;end
endcase
end
always @(posedge jw )
begin
case(shi)
6'B000001:begin shi=0;end
default:begin shi=shi+1;end
endcase
end
endmodule
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