學(xué)FPGA/ASIC一點(diǎn)提醒

ID:22218 · 發(fā)表于 2022-3-19 11:58

不要糾結(jié)什么VHDL，DOD的東西多半打水漂的，誰(shuí)還記得ADA語(yǔ)言？一些專(zhuān)家說(shuō)大規(guī)模的必須VHDL，胡說(shuō)！我公司的SOC，集成40個(gè)64bit CPU的已經(jīng)在賣(mài)！microsoft，百度等用戶(hù)。
看看最前面的IC設(shè)計(jì)和工具設(shè)計(jì)公司，誰(shuí)不用Verilog+system Verilog+UVM?
我們目前在大型IC的設(shè)計(jì)制造上，是閃電的速度逆流而去，差距越來(lái)越大。目前落后于印，不久可能落后于越南等一大堆我們看不上的。這是因?yàn)閲?guó)際化，這里的人有機(jī)會(huì)為世界一流的公司工作，倒不是因?yàn)槿吮�，事�?shí)上哪里都可能出尖子，Marvell不就是印尼華人搞出來(lái)的-老婆是上海人，同是伯克利校友，白手起家。
雖然條件有限，尤其是學(xué)設(shè)計(jì)條件有限，但是學(xué)驗(yàn)證測(cè)試還是有條件的，至少有些tool比較好搞。
Verilog+system Verilog+UVM！有本事的，盡早來(lái)！

帳號(hào)		自動(dòng)登錄	找回密碼
密碼			立即注冊(cè)

久久久久久久999_99精品久久精品一区二区爱城_成人欧美一区二区三区在线播放_国产精品日本一区二区不卡视频_国产午夜视频_欧美精品在线观看免费

學(xué)FPGA/ASIC一點(diǎn)提醒