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FPGA數字電壓表設計,附源碼程序

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1、 完成硬件電路的設計，其中包括FPGA主控器和電壓采集模塊的設計；
2、完成數字電壓表的程序設計與實，并對實驗結果進行分析和總結；
頂層文件RTL視圖如圖所示

  1. module ADC(
  2.                                                 //input
  3.                                                 sys_clk,                //系統時鐘50MHz
  4.                                                 rst_n,                //復位信號
  5.                   data_ad,                //AD輸出信號
  6.                      
  7.                   //output                                                                       
  8.                   clk_adc,                //ADC時鐘
  9.                                                 clk_dac,                //DAC時鐘
  10.                                                 data_da,                //DA輸出信號
  11.                   wei_slec,        //數碼管位選信號
  12.                   duan_slec        //數碼管段選信號
  13.                                
  14.                   );
  15.                                                
  16. input sys_clk;
  17. input rst_n;
  18. input [7:0] data_ad;

  20. output clk_adc;
  21. output clk_dac;
  22. output [7:0] data_da;
  23. output [3:0] wei_slec;
  24. output [7:0] duan_slec;

  26. wire [7:0] pre_data;
  27. wire [11:0] cout;

  29. //分頻器模塊
  30. clk_        u1(
  31.                                 //input
  32.                                 .sys_clk(sys_clk),
  33.                                 .rst_n(rst_n),
  34.                                
  35.                                 //ouput
  36.                                 .clk_(clk_)
  37.                                 );

  39. //ADC采樣模塊                       
  40. ADC0809        u2(
  41.                                 //input
  42.                                 .sys_clk(sys_clk),
  43.                                 .data_ad(data_ad),
  44.                                
  45.                                 //ouput
  46.                                 .pre_data(pre_data)
  47.                                 );

  49. //數據處理模塊
  50. data_ad        u3(
  51.                                         //input
  52.                                         .sys_clk(sys_clk),
  53.                                         .rst_n(rst_n),
  54.                                         .pre_data(pre_data),
  55.                  
  56.                                         //output
  57.                                         .cout(cout)
  58.                                         );

  60. //數碼顯示譯碼模塊                               
  61. display        u4(
  62.                                 //input
  63.                                 .sys_clk(sys_clk),
  64.                                 .rst_n(rst_n),
  65.                                 .cout(cout),
  66.                  
  67.                                 //output                       
  68.                                 .slec_wei(wei_slec),
  69.                                 .slec_duan(duan_slec)
  70.                                 );

  72. //信號發生模塊
  73. signal_ u5(
  74.                                                         //input
  75.                                                         .sys_clk(sys_clk),
  76.                                                         .rst_n(rst_n),
  77.                                                        
  78.                                                         //output
  79.                                                         .data_da(data_da)
  80.                                                 );

  82. assign clk_adc = clk_;
  83. assign clk_dac = sys_clk;

  85. endmodule
  86.                                                
復制代碼



全部資料51hei下載地址：
ADC.7z (10.97 MB, 下載次數: 37)

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