關于晶振起振時間

ID:702423 · 發表于 2020-3-4 17:21

晶振負載電容

負載電容是一項很容易被混淆的參數。至少對無源晶振而言，是這樣的。何處此言？在電路板中，無源晶體起振需要旁邊的電容電阻來起振，無源晶體的負載電容與外部的電容電阻值匹配得到才能正常起振。當我們咨詢負載電容值大小的時候，很多采購誤以為是電容值，其實不然。晶體外部的電容值我們稱之為匹配電容，匹配電容是為了使晶振兩端的等效電容等于或接近負載電容。要求高的場合還要考慮ic輸入端的對地電容。負載電容是晶振的兩條引線連接IC塊內部及外部所有有效電容之和，可看作晶振片在電路中串接電容。他是一個測試條件，也是一個使用條件。應用時一般在給出負載電容值附近調整可以得到精確頻率。此電容的大小主要影響負載諧振頻率和等效負載諧振電阻。負載頻率不同決定振蕩器的振蕩頻率不同。標稱頻率相同的晶振，負載電容不一定相同。因為石英晶體振蕩器有兩個諧振頻率，一個是串聯揩振晶振的低負載電容晶振：另一個為并聯揩振晶振的高負載電容晶振。所以，標稱頻率相同的晶振互換時還必須要求負載電容一至，不能冒然互換，否則會造成電器工作不正常。

晶振的負載電容值大抵從6-22PF不等，有客戶反映以前采購NDK晶振起振時間大概3-4秒，為什么采購的EPSON晶振起振時間要7-8秒，潛意識中客戶會誤以為是晶振品質問題，其實一切都歸根于負載電容值的大小，對產品起振時間有要求的，瑞泰建議盡量選擇負載電容值較低的，例如6PF，7PF，8PF，9PF。但終還是要結合考慮匹配電容的選擇。一般情況下，增大負載電容會使振蕩頻率下降，而減小負載電容會使振蕩頻率升高。

匹配電容如何計算

　晶振的負載電容公式=[(Cd*Cg)/(Cd+Cg)]+Cic+△C 式中Cd,Cg為分別接在晶振的兩個腳上和對地的電容,Cic（集成電路內部電容）+△C（PCB上電容）經驗值為3至5pf。因此，晶振的數據表中規定12pF的有效負載電容要求在每個引腳XIN 與 XOUT上具有22pF（2 * 12pF = 24pF = 22pF + 2pF 寄生電容）。兩邊電容為Cg,Cd,負載電容為Cl, cl=cg*cd/(cg+cd)+a。就是說負載電容15pf的話，兩邊兩個接27pf的差不多了。

2、晶振起振時間影響

晶振尺寸的不同會影響最終起振的時間嗎？還是只是占用主板空間大小的問題，晶振的起振時間大概是7-15t，t的含義如下

Cm 是石英晶體的動態電容。電容尺寸越小，這個電容值就越小，動態電感就越高。因此，即使 CL 和Rm 相同，隨著晶振的尺寸的減小，起振時間就會增加。晶振的起振時間慢意味著電量消耗高，因為器件睡眠時間短。如果晶振在板子上占的面積很重要，那可以在最小板子尺寸和電量消耗之間權衡一下。
在前面發表的文章中，我們已經討論過晶振參數：負載電容 CL,動態電感Lm和動態 Cm 。我們接著往下分析。假設你要選擇在2個32MHz的晶振中選一個，一個CL=10pF 另一個CL=16pF，其他參數一樣。根據 SimpleLink™ Bluetooth low energy CC2540 （可以從這個鏈接中看到具體內容 www點ti點com/product/cc2540?DCMP=blog-frequency3&HQS=blog-frequency3-lp1）的說明，這兩個晶振它都支持，那你會選擇哪個？當然，要視情況而定。
晶振起振時間大概是7-15t，t由如下公式計算：

Lm 、 Rm 分別是動態電感和電阻參數， Rn 振蕩器的負電阻。

參數gm 是振蕩器的跨導， f 晶體的共振頻率，CL 是負載電容。

從這個等式中可以很容易看出CL 越小，起振時間越快。如果你有一個周期循環應用（a duty-cycled application）,因為你的系統花費更多的時間在睡眠模式或者發送接收等待參考時鐘開啟的時間短，，也許你可以節省你的電源。同時，低的負載電容意味著振蕩器的負電阻高，那么振蕩器可以維持在低功耗下。有這些電源方面的優勢，為什么不選擇一個高的負載電容的晶振？答案就是頻率的穩定性。空載振蕩頻率fs如下：

振蕩器頻率飄移是其負載電容的函數：

這樣你可以看出，如果寄生電容改變，就是公式中的Co，如果CL 很大，那么頻率變化的就不會很大。但如果使用低的CL晶體管，寄生電容笑的改變不會引起頻率的大變動。總之，晶振負載電容的選擇需要好好權衡電源消耗和頻率穩定。

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