數字后端按崗位類別可以分為：邏輯綜合，布局布線physical design，靜態時序分析（STA），功耗分析Power analysis，物理驗證physical verification等崗位。
邏輯綜合（Synthesis）主要負責將RTL code轉換為實際后端使用的netlist網表, 一個好的網表對布局布線的工作起到決定性作用。要盡可能做到performance, power, area的優化。尤其是現如今的一些要求高性能的設計，對綜合的要求非常高。綜合質量很大一定程度上取決于綜合軟件的性能，業界流行的兩個綜合工具是Synopsys的Design Compiler和Cadence的Genus，熟練的掌握兩個工具的使用方法是綜合工作的一個基本條件。
布局布線（PD）是數字后端中占比最大的工作，主要負責netlist到GDSII的轉化過程，步驟包括Floorplan，Place，CTS，Optimize，Route，ECO等，確保自己負責的模塊滿足時序還有物理制造的要求。同時，需要協同其他工程師，及時提供他們需要的文件，比如def, spef，網表等。是數字后端中最核心的工作。布局布線對工具的依賴程度較強，而且工具操作相對來說較為復雜。業界較為常用的是cadence的Innovus軟件和Synopsys的ICC，掌握這兩大工具的使用需要花費一定的時間。
靜態時序分析簡稱為STA，時序驗證分析是數字后端中的重要一塊內容，芯片需要滿足各種corner下面的setup,hold時序要求以及其他的transition, capacitance, noise等要求。STA需要制定整個芯片的sdc約束文件，選擇芯片需要signoff的corner以及全芯片的timing eco流程。是一份難度要求很高的工作。靜態時序分析通常通常需要掌握Synopsys的primetime以及cadence的tempus兩大軟件的使用方法。
物理驗證（PV）也是tape out前的一項重要事項。如果物理驗證有錯，那芯片生產就會失敗。在布局布線工具中，軟件只能檢查到金屬層上的物理違反，而真正的物理驗證需要檢查到器件底層（base layer）.因此，物理驗證需要將金屬層和底層金屬合并到一起，進行全芯片的drc檢查。同時，還需要做全芯片的LVS（版圖與原理圖一致性檢查），ERC（電氣規則檢查）。確保芯片沒有任何物理設計規則違反。物理驗證一般在mentor公司的calibre中進行，是業界標準的物理驗證工具。
功耗分析（PA）也是芯片signoff的重要一大塊，隨著現在芯片的規模越來越大，功耗在芯片的中的地位也越來越高。功耗分析的兩大任務是分析IR drop（電壓降）和EM（電遷移）。及時將結果反饋給布局布線任務組，讓他們及時修改后端設計圖，解決設計中潛在的問題。
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