[原創]PC設計的良好接地指導

ID:47851 · 發表于 2013-1-31 17:33

PC設計的良好接地指導接地無疑是系統設計中最為棘手的問題之一。盡管它的概念相對比較簡單，實施起來卻很復雜，遺憾的是，它沒有一個簡明扼要可以用詳細步驟描述的方法來保證取得良好效果，但如果在某些細節上處理不當，可能會導致令人頭痛的問題。對于線性系統而言，“地”是信號的基準點。遺憾的是，在單極性電源系統中，它還成為電源電流的回路。接地策略應用不當，可能嚴重損害高精度線性系統的性能。對于所有模擬設計而言，接地都是一個不容忽視的問題，而在基于PCB的電路中，適當實施接地也具有同等重要的意義。幸運的是，某些高質量接地原理，特別是接地層的使用，對于PCB環境是固有不變的。由于這一因素是基于PCB的模擬設計的顯著優勢之一，我們將在本文中對其進行重點討論。我們必須對接地的其他一些方面進行管理，包括控制可能導致性能降低的雜散接地和信號返回電壓。這些電壓可能是由于外部信號耦合、公共電流導致的，或者只是由于接地導線中的過度IR壓降導致的。適當地布線、布線的尺寸，以及差分信號處理和接地隔離技術，使得我們能夠控制此類寄生電壓。我們將要討論的一個重要主題是適用于模擬/數字混合信號環境的接地技術。事實上，高質量接地這個問題可以—也必然—影響到混合信號PCB設計的整個布局原則。目前的信號處理系統一般需要混合信號器件，例如模數轉換器(ADC)、數模轉換器(DAC)和快速數字信號處理器(DSP)。由于需要處理寬動態范圍的模擬信號，因此必須使用高性能ADC和DAC。在惡劣的數字環境內，能否保持寬動態范圍和低噪聲與采用良好的高速電路設計技術密切相關，包括適當的信號布線、去耦和接地。過去，一般認為“高精度、低速”電路與所謂的“高速”電路有所不同。對于ADC和DAC，采樣（或更新）頻率一般用作區分速度標準。不過，以下兩個示例顯示，實際操作中，目前大多數信號處理IC真正實現了“高速”，因此必須作為此類器件來對待，才能保持高性能。DSP、ADC和DAC均是如此。所有適合信號處理應用的采樣ADC（內置采樣保持電路的ADC）均采用具有快速上升和下降時間（一般為數納秒）的高速時鐘工作，即使呑吐量看似較低也必須視為高速器件。例如，中速12位逐次逼近型(SAR) ADC可采用10 MHz內部時鐘工作，而采樣速率僅為500 kSPS。 Σ-Δ型ADC具有高過采樣比，因此還需要高速時鐘。即使是高分辨率的所謂“低頻”工業測量ADC（例如AD77xx-系列）吞吐速率達到10 Hz至7.5 kHz，也采用5 MHz或更高時鐘頻率工作，并且提供高達24位的分辨率。更復雜的是，混合信號IC具有模擬和數字兩種端口，因此如何使用適當的接地技術就顯示更加錯綜復雜。此外，某些混合信號IC具有相對較低的數字電流，而另一些具有高數字電流。很多情況下，這兩種類型的IC需要不同的處理，以實現最佳接地。數字和模擬設計工程師傾向于從不同角度考察混合信號器件，本文旨在說明適用于大多數混合信號器件的一般接地原則，而不必了解內部電路的具體細節。通過以上內容，顯然接地問題沒有一本快速手冊。遺憾的是，我們并不能提供可以保證接地成功的技術列表。我們只能說忽視一些事情，可能會導致一些問題。在某一個頻率范圍內行之有效的方法，在另一個頻率范圍內可能行不通。另外還有一些相互沖突的要求。處理接地問題的關鍵在于理解電流的流動方式。

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