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這段Verilog串口通信代碼,不太明白valid和ready為什么要這樣設置

[復制鏈接]
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樓主
always@(posedge clk or negedge rst_n)
begin
        if(rst_n == 1'b0)
                begin
                        tx_data_ready <= 1'b0;
                end
        else if(state == S_IDLE)
                if(tx_data_valid == 1'b1)
                        tx_data_ready <= 1'b0;
                else
                        tx_data_ready <= 1'b1;
        else if(state == S_STOP && cycle_cnt == CYCLE - 1)
                        tx_data_ready <= 1'b1;
end
這是串口通信發送模塊中的一段代碼，不太明白這里的valid和ready為什么要這樣設置，valid和ready要同時有效才能發送數據，感覺這樣不是一直是相反的嗎？


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