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基于FPGA的FSK調制仿真實現

[復制鏈接]
ID:229281 發表于 2019-6-25 11:34 | 顯示全部樓層 |閱讀模式

仿真圖,

仿真圖,

0.png

單片機源程序如下:
  1. module fsk_freq_ctrl(clk,data_in,freq_ctrl,rst);

  2. input  clk;
  3. input  [7:0] data_in;
  4. input  rst;
  5. output [11:0] freq_ctrl;
  6. //reg [4:0] q;
  7. //parameter  i;
  8. reg [4:0] i;
  9. wire [4:0] q;
  10. reg [11:0] freq_ctrl;
  11. reg [7:0]  a;
  12. always @(posedge clk or negedge rst)
  13. if(rst==1'b0)
  14.     begin
  15.          a <= data_in;
  16.          freq_ctrl <=12'b000000000000;
  17.     end
  18.   else if(a[i]!=0)  
  19.         begin
  20.                   freq_ctrl <= 12'd20;   
  21.         end
  22.                   else if(a[i]==0)
  23.                freq_ctrl <= 12'd10;
  24.             
  25. always @(posedge clk or negedge rst)
  26. if(!rst)
  27.     i=5'b0;
  28. else if(i==5'd7)
  29.                  begin                 
  30.                      i <= 5'b0; end
  31.       else i <= i+1;
  32. endmodule


  33. //for(i=0;i<8;i=i+1)
  34.   //  if(data_in[i]==0)
  35.    //    freq_ctrl=12'd10;
  36.   //  else
  37.    //    freq_ctrl=12'd20;  
復制代碼

具體操作流程可參考公號里的步驟

參考公眾號

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