CMOS ASIC設計中關于比較器設計的分析與研究

ID:431019 · 發表于 2018-11-22 10:22

本人在此針對CMOS ASIC設計中有關比較器的設計、結合實際工作經驗，做一簡單的總結分析，提出個人的觀點，為便于理解，盡量采用中文傳統的、通俗的術語，避免復雜的理論或公式推導，僅供參考，希望起到“拋磚引玉”的作用。鑒于本人水甲-有限，難免有錯誤和不妥的地方，歡迎業界同行批評指正。

電壓比較器的功能是將一個輸入端的信號電壓瞬時值與另一輸入端的基準電壓進行比較，根據信號電壓大于或小于基準電壓而在輸出端產生數字“1”或“0”電甲•。它在模/數（A/D)轉換電路中是關鍵的元件，其精度和速度限制了模/數轉換器的分辨率和轉換速率。
電壓比較器通常用于開環狀態，因此不需要頻率補償。它有一個高增益差分輸入級和一個單端輸出放大器組成。與運算放大器相比，電壓比較器對輸入阻抗、電壓增益和輸出電壓擺幅的要求較低。

比較器的主要參數為響應時間及精度。響應時間是從輸入一個階躍信號到輸出達到相應邏輯態的閾值所需要的時間間隔。它表達了比較器的速度性能。為實現短的響應時問，比較器應有高速、高增益的差分輸入級。比較器的精度就是能分辨的輸入信號與基準電壓之最小差值。這個參數由比較器的失調電壓決定。為保證精度，通常采用自動抵消失調的開關技術。

由此來看，我們在放大器篇中提到的差分輸入級電路中，如果一個輸入端接基準信號，就討以認為是一比較器，下而羅列出來供參考。

下面我們主要來討論分析幾種常見的比較器的形態：
1.下面是一常用比較器電路，其精度為+/- 10MV,響應時間為3us左右

上圖中粗實線為輸出波形，黃實線為1.5v基準電壓，紅虛線為輸入比較信號，擺幅為+/-0.1v

2.moterola公司cmos電壓比較器mc14574內部結構圖：

其中、R外接來調整便置電流及整個比較單元的靜態電流，其大小直接影響輸出波形的延遲時間。當 Ibias在10LA-3MA范圍內變化時，輸出波形的延遲時問則在3US-120NS范圍內變化，電流越大，延遲越小，響應越快，但靜態電流就越大。

第三、按照第一、二中的電路對下閣（A)中信號進行比較，結果如閣（B)所示，而實際上你想得到的是閣（C)的形狀，怎么辦，我們來分析如下電路：箝位比較器與遲滯比較器

箝位比較器：為提高比較器的速度，減小其傳輸延遲，吋以對第一級的輸出信號擺幅進行限制。如上閣，如果在差動放大器的兩個輸出之間，通過交叉耦合的器件1_21、1_35引入了小的正反饋，只要滿足反饋量小于1，亦即(B21/B33K1, (B35/B20K1,則能達到很好的箝位與提高增益的目的。
遲滯比較器：如果反饋量大于1,亦即(B21/B33)>1, (B35/B20)>1,則比較器變成另一類比較器，遲滯性比較器。這類比較器，對輸入比較信號有兩個閾值，即有兩個跳變點。

如上閣表示了遲滯比較器對輸入嗓聲的響應。它表明，只要使（Vtrp+ - Vtrp-)的值大于最大噪聲的幅值，便能濾掉噪聲，使比較器輸出僅隨有用的低頻信號變化。關于計算遲滯比較器的跳變電壓，口J' 近似估算，正、負跳變電壓主要有B21/B33、B35/B20確定，按照上閣中的SIZE, V-端接地，V+端做輸入端，則經訃算，Vtrp=+/-0.34V。
第四、高性能、高穩定性的“疊式共源-共柵比較放大器”電路：

此電路（是高價從國外購得）涉及許多技術理論知識，值得深入分析，是對CMOS運算放大器方而所有知識點的全而綜合。包括：電流源、電流鏡、比例電流鏡、威爾遜電流鏡、差分輸入放大器、共源-共柵運算放大器、疊式共源-共柵運算放大器、互補（推挽）輸出運算放大器等，請朋友們認真研究，其各項性能指標都很高，吋放心應用于常規要求的CMOS比較放大器電路中。有關詳細情況請參考另篇文章 “CMOS AMPLIFIERS DESIGN研究報告”中的高件能、高穩定性的“疊式共源-共柵運算放大器”有關分析。

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