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IPSec加密芯片中AES加密核的設計

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ID:409741 發表于 2018-10-15 09:20 | 只看該作者回帖獎勵

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為了提高IPSec加密芯片中AES加密核的數據處理速度，提出一種AES算法的FPGA改進結構。在對AES算法分析的基礎上，優化了列混合運算模塊，降低系統硬件資源消耗；提出兩級內部流水結構，進一步縮短關鍵路徑，提高系統運行時鐘頻率。仿真和實測結果表明：優化后AES核可以穩定工作于100 MHz，吞吐量提高為原來的1．5倍，達到1．24 Gb／s，顯著提高了IPSec協議的處理速度，可滿足千兆以太網加解密傳輸需求。

IPSec加密芯片中AES加密核的設計與FPGA實現.pdf

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