【摘要】

隨著微電子技術和計算機技術的不斷發展，信號完整性分析的應用已經成為解決高速系統設計的唯一有效途徑。借助功能強大的Cadence公司SpecctraQuest仿真軟件，利用IBIS模型，對高速信號線進行布局布線前信號完整性仿真分析是一種簡單可行行的分析方法，可以發現信號完整性問題，根據仿真結果在信號完整性相關問題上做出優化的設計，從而縮短設計周期。

本文概要地介紹了信號完整性(SI)的相關問題，基于信號完整性分析的PCB設計方法，傳輸線基本理論，詳盡的闡述了影響信號完整性的兩大重要因素—反射和串擾的相關理論并提出了減小反射和串擾得有效辦法。討論了基于SpecctraQucst的仿真模型的建立并對仿真結果進行了分析。研究結果表明在高速電路設計中采用基于信號完整性的仿真設計是可行的, 也是必要的。

    Abstract

With the development of micro-electronics technology and computer technology，application of signal integrity analysis is the only way to solve high-speed system design. By dint of SpecctraQuest which is a powerful simulation software, it’s a simple and doable analytical method to make use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make optimization design on interrelated problem of signal integrity. Then the design period is shortened.

In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarily．The interrelated problem of reflection and crosstalk which are the two important factors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is discussed and the result of simulation is analysed. Theresearchful fruit indicates it’s doable and necessary to adopt emulational design based on signal integrity in high-speed electrocircuit design.

第一章 緒論

隨著信息寬帶化和高速化的發展，以前的低速PCB已完全不能滿足日益增長信息化發展的需要，人們對通信需求的不斷提高，要求信號的傳輸和處理的速度越來越快，相應的高速PCB的應用也越來越廣，設計也越來越復雜。高速電路有兩個方面的含義，一是頻率高，通常認為數字電路的頻率達到或是超過45MHZ至50MHZ，而且工作在這個頻率之上的電路已經占到了整個系統的三分之一，就稱為高速電路；二是從信號的上升與下降時間考慮，當信號的上升時小于6倍信號傳輸延時時即認為信號是高速信號，此時考慮的與信號的具體頻率無關．高速PCB的出現將對硬件人員提出更高的要求，僅僅依靠自己的經驗去布線，會顧此失彼，造成研發周期過長，浪費財力物力，生產出來的產品不穩定。

高速電路設計在現代電路設計中所占的比例越來越大，設計難度也越來越高，它的解決不僅需要高速器件，更需要設計者的智慧和仔細的工作，必須認真研究分析具體情況，解決存在的高速電路問題．一般說來主要包括三方面的設計：信號完整性設計、電磁兼容設計、電源完整性設計．

在電子系統與電路全面進入1GHz以上的高速高頻設計領域的今天，在實現VLSI芯片、PCB和系統設計功能的前提下具有性能屬性的信號完整性問題已經成為電子設計的一個瓶頸。從廣義上講，信號完整性指的是在高速產品中有互連線引起的所有問題，它主要研究互連線與數字信號的電壓電流波形相互作用時其電氣特性參數如何影響產品的性能。

傳統的設計方法在制作的過程中沒有仿真軟件來考慮信號完整性問題，產品首次成功是很難的，降低了生產效率。只有在設計過程中融入信號完整性分析，才能做到產品在上市時間和性能方面占優勢。對于高速PCB設計者來說，熟悉信號完整性問題機理理論知識、熟練掌握信號完整性分析方法、靈活設計信號完整性問題的解決方案是很重要的，因為只有這樣才能成為21世紀信息高速化的成功硬件工程師。

信號完整性的研究還是一個不成熟的領域，很多問題只能做定性分析，為此，在設計過程中首先要盡量應用已經成熟的工程經驗；其次是要對產品的性能做出預測和評估以及仿真。在設計過程中可以不斷積累分析能力，不斷創新解決信號完整性的方法，利用仿真工具可以得到檢驗。

第二章：Candence Allegro PCB簡介

2.1高速PCB的設計方法

2.1.1傳統的PCB設計方法

如圖2.1是傳統的設計方法，在最后測試之前，沒有做任何的處理，基本都是依靠設計者的經驗來完成的。在對樣機測試檢驗時才可以查找到問題，確定問題原因。為了解決問題，很可能又要從頭開始設計一遍。無論是從開發周期還是開發成本上看，這種主要依賴設計者經驗的方法不能滿足現代產品開發的要求，更不能適應現代高速電路高復雜性的設計。所以必須借助先進的設計工具來定性、定量的分析，控制設計流程。

圖2.1                                 圖2.2

2.1.2Cadence的PCB設計方法

現在越來越多的高速設計是采用一種有利于加快開發周期的更有效的方法。先是建立一套滿足設計性能指標的物理設計規擇，通過這些規則來限制PCB布局布線。在器件安裝之前，先進行仿真設計。在這種虛擬測試中，設計者可以對比設計指標來評估性能。而這些關鍵的前提因素是要建立一套針對性能指標的物理設計規則，而規則的基礎又是建立在基于模型的仿真分析和準確預測電氣特性之上的，所以不同階段的仿真分析顯得非常重要。

Cadence公司針對PCB Design Studio發布一個功能非常實用的高速電路設計及信號完整性分析的工具選件——Allegro PCB，利用這個仿真軟件能夠根據疊層的排序，PCB的介電常數，介質的厚度，信號層所處的位置以及線寬等等來判斷某一PCB線條是否屬于微帶線、帶狀線、寬帶耦合帶狀線，并且根據不同的計算公式自動計算出信號線的阻抗以及信號線的反射、串擾、電磁干擾等等，從而可以對布線進行約束以保證PCB的信號完整性。

在布線時利用Interconnect Designer工具設置各種約束條件，這些約束條件包括了范圍廣泛的物理和電氣性能參數，如常見的PCB線寬，過孔數目，阻抗范圍，還有峰值串擾，過沖特性，信號延時，阻抗匹配等，用仿真的結果做出在PCB中對時序、信號完整性、電磁兼容、時間特性及其他相關問題上做出最優化的設計。

Cadence軟件針對高速PCB的設計開發了自己的設計流程，如圖2它的主要思想是用好的仿真分析設計來預防問題的發生，盡量在PCB制作前解決一切可能發生的問題。與左邊傳統的設計流程相比，最主要的差別是在流程中增加了控制節點，可以有效地控制設計流程。它將原理圖設計、PCB布局布線和高速仿真分析集成于一體，可以解決在設計中各個環節存在的與電氣性能相關的問題。通過對時序、信噪、串擾、電源結構和電磁兼容等多方面的因素進行分析，可以在布局布線之前對系統的信號完整性、電源完整性、電磁干擾等問題作最優的設計。

2.2SpecctraQuest Interconnect Designer在高速PCB設計中的應用

2.2.1高速系統設計的若干問題

“高速”設計并不是只適用于以較高時鐘速率運行的設計，隨著驅動器的上升和下降時間縮短，信號完整性和EMC問題就會加大。如果所用片子的信號和時鐘邊沿速率為1至2ns或更快，即使運行在幾兆赫的板子也要精心考慮。信號傳遞速度快的板子在設計時就要采用虛擬樣板，先對系統功能進行透徹的仿真，然后決定電路圖的布局布線。所謂虛擬樣板是供設計者先行模擬仿真的系統模型。對模擬樣板進行仿真，是為了分析信號的完整性和EMC性能，這意味著樣板里必須有足夠精確的器件模型。片子模型通常有兩類：一類是功能級；另一類是電路/器件級，后者一般用的是Spice語言或類似Spice的語言。功能級模型用于對系統級整體設計的評估，而電路/器件模型則用于對設計內部各個零部件進行精確分析，找出難以鑒定的隱患。對這兩類模型都要進行仿真，并檢查器件互連及板子通路。

2.2.2 SpecctraQuest interconnect Designer的性能簡介

SpecctraQuest interconnect Designer是Cadence公司為了滿足高速系統和板級設計需要而開發的工程設計環境。它將功能設計和物理實際設計有機的結合在一起。設計工程師能在直觀的環境中探索并解決與系統功能息息相關的高速設計問題。在進行實際的布局和布線之前，SpecctraQuest Interconnect Designer使設計工程師在時間特性，信號完整性，EMI，散熱及其他相關問題上作出最優化的設計。這種統一的考慮不僅在單塊板的系統中得到完美體現，更能在多塊板構成的系統中，包括ASIC芯片，電路板，連接電纜，插接件等之間的連接進行分析。SpecctraQuest可以接受許多第三方廠商的網絡表信息，時間特性數據（例如IBIS模型），提供了強大且易用的高速設計必須考慮的參數設置環境。元件的IBIS仿真模型由元件的制造商提供，也可以自定義元件的模型。IBIS(input/output buffer information) 輸入/輸出緩沖器信息規范,是一個元件的標準模型信息。IBIS模型是一種基于V/I曲線的對I/O 緩沖器快速準確建摸的方法,是反映芯片驅動和接收電氣特性的一種國際標準,它提供一種標準的文件格式來記錄如驅動器輸出阻抗、上升/下降時間及輸出負載等參數,非常適合做振鈴( ringing) 和串擾(crosstalk) 等高頻效應的計算與仿真。

IBIS模型是用于描述I/O 緩沖信息特性的模型,一個輸出輸入端口的行為描述可以分解為一系列的簡單的功能模塊,由這些簡單的功能模塊就可以建立起完整的IBIS模型,包括封裝所帶來的寄生參數、硅片本身的寄生電容、電源或地的嵌壓保護電路、門限和使能邏輯、上拉和下拉電路等。

在SpecctraQuest的參數設置環境中你可以針對不同設計要求規定不同的約束條件。這些不同的約束條件可以通過參數分配表分配給電路板上不同的特定區域，或者分配給某一個信號組（group），甚至具體到某一個網絡。這些約束條件包括了范圍廣泛的物理和電氣性能參數，如常見的PCB線寬，過孔數目，阻抗范圍，還有峰值串擾，過沖特性，信號延時，阻抗匹配等。SpecctraQuest內部包括SigNoise信號完整性分析工具，SigNoise能接受IBIS， Elecmodel和Quad模型，轉換成其獨特的設計模型化語言（DML）以完成復雜I/O結構的建模。這種結構內有可編程驅動強度緩沖器，動態上拉/下拉I/O緩沖器和動態鉗位二極管。這種復雜的I/O結構模型是純IBIS模型難以作到的。DML語言以Spice語言為基礎，把IBIS模型嵌套在較大的宏模型中，在較大的Spice模型中有功能性IBIS模型，因此SigNoise能以快得多的速度進行仿真，而這種速度是純Spice模型所無法達到的。

SpecctraQuest對高速系統的信號完整性分析和波形仿真，在高速系統設計中具有指導意義。設計者可以在電路板預布局的情況下，就可以對系統特性進行仿真，而且實踐證明，仿真結果不好的布局，在完成布線后的仿真結果也不好。在進行布局的調整，完成布線后，再進行仿真，對于效果不好的網絡分析原因，再加以針對性的改進，直至得到滿意的布線結果。SpecctraQuest仿真流程如下：

圖2.3

第三章 信號完整性分析概論

3.1 信號完整性（Signal Integrity）概念

信號完整性是指信號在信號線上的質量。信號具有良好的信號完整性是指當在需要的時候，具有所必需達到的電壓電平數值。差的信號完整性不是由某一因素導致的，而是由板級設計中多種因素共同引起的。特別是在高速電路中，所使用的芯片的切換速度過快、端接元件布設不合理、電路的互聯不合理等都會引起信號的完整性問題。具體主要包括串擾、反射、過沖與下沖、振蕩、信號延遲等。

3.2信號完整性的引發因素

信號完整性問題由多種因素引起，歸結起來有反射、串擾、過沖和下沖、振鈴、信號延遲等，其中反射和串擾是引發信號完整性問題的兩大主要因素。

3.2.1反射(reflection)

反射和我們所熟悉的光經過不連續的介質時都會有部分能量反射回來一樣，就是信號在傳輸線上的回波現象。此時信號功率沒有全部傳輸到負載處，有一部分被反射回來了。在高速的PCB中導線必須等效為傳輸線，按照傳輸線理論，如果源端與負載端具有相同的阻抗，反射就不會發生了。如果二者阻抗不匹配就會引起反射，負載會將一部分電壓反射回源端。根據負載阻抗和源阻抗的關系大小不同，反射電壓可能為正，也可能為負。如果反射信號很強，疊加在原信號上，很可能改變邏輯狀態，導致接收數據錯誤。如果在時鐘信號上可能引起時鐘沿不單調，進而引起誤觸發。一般布線的幾何形狀、不正確的線端接、經過連接器的傳輸及電源平面的不連續等因素均會導致此類反射。另外常有一個輸出多個接收，這時不同的布線策略產生的反射對每個接收端的影響也不相同，所以布線策略也是影響反射的一個不可忽視的因素。

3.2.2串擾（crosstalk）

串擾是相鄰兩條信號線之間的不必要的耦合，信號線之間的互感和互容引起線上的噪聲。因此也就把它分為感性串擾和容性串擾，分別引發耦合電流和耦合電壓。當信號的邊沿速率低于lns時，串擾問題就應該考慮了。如果信號線上有交變的信號電流通過時，會產生交變的磁場，處于磁場中的相鄰的信號線會感應出信號電壓。一般PCB板層的參數、信號線間距、驅動端和接收端的電氣特性及信號線的端接方式對串擾都有一定的影響。在Cadence的信號仿真工具中可以同時對6條耦合信號線進行串擾后仿真，可以設置的掃描參數有：PCB的介電常數，介質的厚度，沉銅厚度，信號線長度和寬度，信號線的間距．仿真時還必須指定一個受侵害的信號線，也就是考察另外的信號線對本條線路的干擾情況，激勵設置為常高或是常低，這樣就可以測到其他信號線對本條信號線的感應電壓的總和，從而可以得到滿足要求的最小間距和最大并行長度。

3.2.3過沖(overshoot)和下沖(undershoot)

過沖是由于電路切換速度過快以及上面提到的反射所引起的信號跳變，也就是信號第一個峰值超過了峰值或谷值的設定電壓。下沖是指下一個谷值或峰值。過分的過沖能夠引起保護二極管工作，導致過早地失效，嚴重的還會損壞器件。過分的下沖能夠引起假的時鐘或數據錯誤。它們可以通過增加適當端接予以減少或消除。

3.2.4振鈴(ringing)

振蕩的現象是反復出現過沖和下沖。信號的振鈴由傳輸線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產生的，通常發生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂。振鈴由反射等多種因素引起的，振鈴可以通過適當的端接或是改變PCB參數予以減小，但是不可能完全消除。

在Cadence的信號仿真軟件中，將以上的信號完整性問題都放在反射參數中去度量。在接收和驅動器件的IBIS模型庫中，我們只需要設置不同的傳輸線阻抗參數、電阻值、信號傳輸速率以及選擇微帶線還是帶狀線，就可以通過仿真工具直接計算出信號的波形以及相應的數據，這樣就可以找出匹配的傳輸線阻抗值、電阻值、信號傳輸速率，在對應的PCB軟件Allegro中，就可以根據相對應的傳輸線阻抗值和信號傳輸速率得到各層中相對應信號線的寬度(需提前設好疊層的順序和各參數)。選擇電阻匹配的方式也有多種，包括源端端接和并行端接等，根據不同的電路選擇不同的方式。在布線策略上也可以選擇不同的方式：菊花型、星型、自定義型，每種方式都有其優缺點，可以根據不同的電路仿真結果來確定具體的選擇方式。

3.2.5信號延遲(delay)

電路中只能按照規定的時序接收數據，過長的信號延遲可能導致時序和功能的混亂，在低速的系統中不會有問題，但是信號邊緣速率加快，時鐘速率提高，信號在器件之間的傳輸時間以及同步時間就會縮短。驅動過載、走線過長都會引起延時。必須在越來越短的時間預算中要滿足所有門延時，包括建立時間，保持時間，線延遲和偏斜。 由于傳輸線上的等效電容和電感都會對信號的數字切換產生延遲，加上反射引起的振蕩回繞，使得數據信號不能滿足接收端器件正確接收所需要的時間，從而導致接收錯誤。在Cadence的信號仿真軟件中，將信號的延遲也放在反射的子參數中度量，有Settledelay、Switchdelay、Propdelay。其中前兩個與IBIS模型庫中的測試負載有關，這兩個參數可以通過驅動器件和接收器件的用戶手冊參數得到，可以將它們與仿真后的Settledelay、Switchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計算得到的值，就可以得出我們真正需要的兩個器件之間的時延范圍Propdelay。在具體器件布放的時候，如果器件的位置不合適，在對應的時延表中那部分會顯示紅色，當把其位置調整合適后將會變成藍色，表示信號在器件之間的延時已經滿足Propdelay規定的范圍了。

3.3信號完整性的解決方案

隨著各種PCB仿真軟件的出現，通過仿真指導布局來解決信號完整性問題成為行之有效的途徑。首先在電路設計方案中，設計者可有多種選擇，并能通過設計同步切換輸出數量，各單元的最大dI/dt和dV/dt等工作來控制信號的完整性，也可為高扇出功能塊，如時鐘驅動器選擇使用差分信號。在布線過程中，可以通過在SpecctraQues中設置約束條件來使布線符合規定條件，以得到對于延遲的準確預測。對電路進行電路仿真 這在現代高速PCB板設計中顯得尤為重要，而且它具有的最大優點是顯而易見，給設計師科學、準確和直觀的設計結果，便于及時更改與糾正，縮短了設計時間，降低了成本設計者應對相關因素作出估計，建立合理的模型。隨著時鐘頻率的增加，這將成為一項關鍵的確認和驗證步驟。在現

代高速PCB設計中， 保持信號完整性對設計者來說越來越富有挑戰性。

號完整性要求。

第四章 傳輸線原理

簡單的說，傳輸線是由兩條有一定長度的導線組成。如信號在走線上的傳輸時間大于電平跳變上升/下降時間的一半，則該走線判定為傳輸線。

4.1傳輸線模型

平行傳輸線如下圖所示：

圖4.1

信號路徑和返回路徑所在的傳輸線不可能是理想的導體，因此它們都有有限的電阻，電阻的大小由傳輸線的長度和橫截面積決定。任何傳輸線都可以劃分為一系列串接線段。同樣的在傳輸線之間的介質也不可能是理想的絕緣體，漏電流總是存在的，可以用單位長度傳輸線的漏電流來衡量。

如果AB導線間的電壓不隨時間而變化，在AB導線就會存在靜態電場。由靜電學原理可知，由靜電場產生的電壓為：

如果兩導線上帶有等量、極性相反的自由電荷，根據庫侖定律，導線間的靜電場為：

Q是自由電荷量，是介電常數，r是導線間距。傳輸線上的電荷以及其間的電壓構成了電容：

由于電容量會隨傳輸線的長度線性增加，在分析中運用傳輸線的單位長度電容。

導線中的電流會在周圍產生磁場，由安培定律有：

由畢奧-沙伐爾定律有：

H是磁場強度，B是磁通密度，是磁導率。

如果導線間的磁通量隨時間變化，傳輸線上就會產生感應電壓，由法拉第定律有：

綜上所述，傳輸線模型段由串聯電阻和電感、并聯電容組成，如下圖：

                            圖4.2

從電路分析的角度講，以上三種結構安排是等價的，實際的傳輸線模型由無數多個短線段組成，短線段的長度趨于零。由一系列短傳輸線段組成的傳輸線模型如下：

                            圖4.3

4.2傳輸線的特性阻抗

考慮短線段上的電阻和電感，其阻抗為：

同樣的綜合電容和電導，其阻抗為：

在下圖中假設傳輸線的長度無限大，每一小段傳輸線的阻抗是相等的，即：

圖4.4

對于均與傳輸線，當信號在上面傳輸時，在任何一處所受到的瞬態阻抗是相同的，稱之為傳輸線的特性阻抗。所以上圖可以簡化為下圖：

圖4.5

由上面的討論可知傳輸線的輸入阻抗和特性阻抗必然相等，即：

由上圖的電路結構知：

求解上式得：

根據和的定義，可得：

因為很小，所以上式可以簡化為：

在低頻情況下，比如信號頻率小于1KHz時，特性阻抗為：

當信號頻率很高，比如大于100MHz時，和遠大于R和G，所以上式進一步簡化為：

第五章 反射的理論分析和仿真

    如果信號沿互連線傳播時所受的瞬態阻抗發生變化，則一部份信號將被反射，另一部份信號發生失真并繼續傳播下去。

5.1 反射形成機理

信號沿傳輸線傳播時，其路徑上的每一步都有相應的瞬態阻抗，無論是什么原因使瞬態阻抗發生了變化，信號都將產生反射現象，瞬態阻抗變化越大，反射越大。

圖5.1

信號到達瞬態阻抗不同的兩個區域的交界面時，在導體中只存在一個電壓和一個電流回路，邊界處不可能出現電壓不連續，否則此處有一個無限大的電場；也不可能出現電流不連續，否則此處有一個無限大的磁場，所以交界面的電壓和電流一定連續，則有：

                  ，

而由歐姆定律知：

，

當交界面兩側的阻抗不同時，以上四個關系不可能同時成立，這就說明在交界面上必然有反射回發射端的電壓，以平衡交界面兩端不匹配的電壓和電流。

入射信號電壓向著分界面傳播，而傳輸信號電壓遠離分界面而傳播，入射電壓穿越分界面時，產生反射電壓，則有：

相應的當入射電流穿越分界面時，反射電流和傳輸電流的關系為：

按照歐姆定律，每個區域中的電壓與電流的關系為：

，，

     通過換算可以得到：

                  ，

由此可以看出，縮小和的差值，有利于減小反射電壓，在實際運用中，通過給傳輸線端接匹配阻抗來實現。

在典型的數字系統中，驅動器的輸出阻抗通常小于PCB互聯信號線的特征阻抗，而PCB互聯信號線的特征阻抗也總是小于接收器的輸入阻抗。這種阻抗的不連續性就會導致設計系統中信號反射的出現。

5.2反射引起的振鈴效應

5.2.1由電路諧振產生的振鈴效應

在研究由反射引起的振鈴效應前，先討論由電路諧振引起的振鈴效應。在時鐘速度高達10MHz的數字系統中，振鈴（Ringing）現象是設計中的顯著問題。傳導系統對輸入信號的響應，在很大程度上取決于系統的尺寸是否小于信號中最快的電氣特性的有效長度，反之亦然。電氣特性的有效長度由它的持續時間和傳播延遲決定，即l=Tr/D（Tr =上升時間，ps；D=延遲，ps/in）。如果走線長度小于有效長度的1/6，該電路表現為集總系統，如果系統對輸入脈沖的響應是沿走線分布的，稱之為分布系統。

                   圖5.2

對于不同長度的印制板布線，有不同的處理方法。一般來說，長度小于2英寸的走線的電氣特性更像集總參數的LC電路；長度大于8英寸的走線的電氣特性更像分布參量的傳輸線電路。為了消除以振鈴噪聲，對于不同長度的走線有不同的處理措施，這些措施和印制版走線的等效電路模型有關。

印制版的走線類似于諧振電路，由板上的銅鉑提供電感，負載提供電容，同時銅鉑依其長度有分布電感存在。下圖即為其簡化模型：

圖5.3

在此模型中C為Source驅動 源的負載管腳的分布電容，該電路模型為一LC諧振電路，如果其電感量為L，電容為C，則其諧振頻率為：

振鈴噪聲大致正比于諧振周期和時鐘沿上升/下降時間的比值。當走線很短時，電感量和分布電容量都很小，這樣諧振頻率很高，諧振周期很短，振鈴的幅度亦很小。當走線長度增加時，電感量和分布電容量都加大，諧振周期變長，振鈴幅度也加大，此時對電路的正常工作會產生較大的影響。如下圖所示：

圖5.4

減小振鈴噪聲的一種有效手段是在電路中串聯一個小電阻，此時電路模型變為下圖：

                   圖5.5

顯然，該電阻為諧振電路提供了阻尼，該阻尼電阻能顯著減小振鈴幅度，縮短振鈴震蕩時間，同時幾乎不影響電路速度。在工程使用上，該電阻通常為25歐姆。

理論上，電平從高到低跳變和從低到高跳變都會引起振鈴，但是在典型的TTL電路中，從高到低的電平跳變引起的振鈴現象更為顯著。這是因為相對于從低到高的電平跳變，CMOS和TTL的輸出級在從高到低的跳變時有更強的驅動能力，同時其等效的輸出阻抗更小，一般只有3-10歐姆，這樣就不能為諧振回路提供強的阻尼，所以從高到低的跳變 引起的振鈴較劇烈，對電路的影響也較大。同時TTL電平對高低門限有不同耐受程度：典型的邏輯信號在高電平時有3.5V，而在低電平時為0.2V，而高低電平門限為1.4V，所以在從低到高的跳變產生的振鈴必須有（3.5-1.4=2.1V）的幅度才會產生數據錯誤；而從高到低的振鈴幅度只要有（1.4-0.2=1.2V）就會產生數據錯誤。

對長度小于2英寸，線寬10mil的走線進行仿真，發射端為74LCX16374芯片NO.23引腳，接收端為Virtex_ⅡNO.D2引腳，激勵為100MHZ的方波，如下圖所示：

圖5.6

在不加阻尼電阻、加入阻尼電阻R=25ohm、R=50ohm、R=100ohm的情況下得到的仿真結果如下表：

表5.1

    仿真波形對比如下：

圖5.7

從上圖可看出，在接收端波無阻尼電阻時波形有明顯的振鈴效應存在，為了減小振鈴效應，在發射端與接收端之間加入阻尼電阻后，振鈴效應有明顯的改善，隨著R的增大，振鈴的幅度和次數逐漸減少，對于波形的改善有一定效果。

5.2.2反射引起的振鈴效應

驅動源總存在內阻，內阻對進入傳輸線的初始電壓有重要影響。當反射波最終到達源端時，將此內阻作為瞬態阻抗，它的值決定了反射波再次反射回遠端的情況。

進入傳輸線的實際電壓是由源電壓及內阻和傳輸線組成的分壓器共同決定的，設源電壓為，內阻為，傳輸線的特性阻抗為，則進入傳輸線的實際電壓為：

由此可見減小電源的內阻有利于提高電源的利用率，在實際運用中，驅動源內阻都遠小于傳輸線特性阻抗，而負載的輸入阻抗一般都大于傳輸線的特性阻抗，這樣就會導致在源端出現負反射，在負載端出現正反射，反射波在源端和負載端來回反射就會引起振鈴現象，與電路諧振所產生的振鈴效應相比，其本質上是有區別的。

當走線很長時，由反射引起的振鈴是很嚴重的，對走線長度為10in的傳輸線進行仿真，得到如下波形：

圖5.8

由圖可以看出，由于阻抗不匹配，在阻抗突變界面上產生多次反射，源端波形和接收端波形均遭受到了不同程度的畸變。

5.3 端接電阻匹配方式

匹配阻抗的端接有多種方式，包括并聯終端匹配，串聯終端匹配，戴維南終端匹配，AC終端匹配，肖特基二極管終端匹配。

5.3.1并聯終端匹配

并聯終端匹配是最簡單的終端匹配技術：通過一個電阻R將傳輸線的末端接到地或者接到VCC上。電阻R的值必須同傳輸線的特征阻抗Z0匹配，以消除信號的反射。如果R同傳輸線的特征阻抗Z0匹配，不論匹配電壓的值如何，終端匹配電阻將吸收形成信號反射的能量。終端匹配到VCC可以提高驅動器的源的驅動能力，而終端匹配到地則可以提高電流的吸收能力。

并聯終端匹配技術突出的優點就是這種類型終端匹配技術的設計和應用簡便易行，在這種終端匹配技術中僅需要一個額外的元器件；這種技術的缺點在于終端匹配電阻會帶來直流功率消耗。另外并聯終端匹配技術也會使信號的邏輯高輸出電平的情況退化。將TTL輸出終端匹配到地會降低VOH的電平值，從而降低了接收器輸入端對噪聲的免疫能力。

圖5.9

對長走線進行并聯終端匹配后仿真，波形如下：

                               圖5.10

5.3.2串聯終端匹配

串聯終端匹配技術，也稱之為后端終端匹配技術，不同于其它類型的終端匹配技術，是源端的終端匹配技術。串聯終端匹配技術是在驅動器輸出端和信號線之間串聯一個電阻。驅動器輸出阻抗R0以及電阻R值的和必須同信號線的特征阻抗Z0匹配。對于這種類型的終端匹配技術，由于信號會在傳輸線、串聯匹配電阻以及驅動器的阻抗之間實現信號電壓的分配，因而加在信號線上的電壓實際只有一半的信號電壓。

而在接收端，由于信號線阻抗和接收器阻抗的不匹配，通常情況下，接收器的輸入阻抗更高，因而會導致大約同樣幅度值信號的反射，稱之為附加的信號波形。因而接收器會馬上看到全部的信號電壓（附加信號和反射信號之和），而附加的信號電壓會向驅動端傳遞。然而不會出現進一步的信號反射，這是因為串聯的匹配電阻在接收器端實現了反射信號的終端匹配。

串聯終端匹配技術的優點是這種匹配技術僅僅為系統中的每一個驅動器增加一個電阻元件，而且相對于其它的電阻類型終端匹配技術來說，串聯終端匹配技術中匹配電阻的功耗是最小的，而且串聯終端匹配技術不會給驅動器增加任何額外的直流負載，也不會在信號線與地之間引入額外的阻抗。

由于許多的驅動器都是非線性的驅動器，驅動器的輸出阻抗隨著器件邏輯狀態的變化而變化，從而導致串聯匹配電阻的合理選擇更加復雜。所以，很難應用某一個簡單的設計公式為串聯匹配電阻來選擇一個最合適的值。

                        圖5.11

對長走線進行串聯終端匹配后仿真，波形如下：

圖5.12

5.3.3戴維南終端匹配

戴維南終端匹配技術或者也叫做雙電阻終端匹配技術，采用兩個電阻來實現終端匹配，R1和R2的并聯組合要求同信號線的特征阻抗Z0匹配。R1的作用是幫助驅動器更加容易地到達邏輯高狀態，這通過從VCC向負載注入電流來實現。與此相類似，R2的作用是幫助驅動器更加容易地到達邏輯低狀態，這通過R2向地釋放電流來實現。

戴維南終端匹配技術的優勢在于在這種匹配方式下，終端匹配電阻同時還作為上拉電阻和下拉電阻來使用，因而提高了系統的噪聲容限。戴維南終端匹配技術同樣通過向負載提供額外的電流從而有效地減輕了驅動器的負擔，另外這種終端匹配技術還能夠有效地抑制信號過沖。

戴維南終端匹配的一個缺點就是無論邏輯狀態是高還是低，在VCC到地之間都會有一個常量的直流電流存在，因而會導致終端匹配電阻中有靜態的直流功耗。這種終端匹配技術同樣也要求兩個匹配電阻之間存在一定的比例關系，同時也存在額外的到電源和地的線路連接。負載電容和電阻（Z0、R1和R2的并聯組合）會對信號的上升時間產生影響，提升驅動器的輸出電壓。

圖5.13

對長走線進行戴維南終端匹配后仿真，波形如下：

            圖5.14

5.3.4 AC終端匹配

AC終端匹配技術也稱之為RC終端匹配技術，由一個電阻R和一個電容C組成，電阻R和電容C連接在傳輸線的負載一端。電阻R的值必須同傳輸線的特征阻抗Z0的值匹配才能消除信號的反射，電容值的選擇卻十分復雜，這是因為電容值太小會導致RC時間常數過小，這樣一來該RC電路就類型于一個尖銳信號沿發生器，從而引入信號的過沖與下沖，另一方面，較大的電容值會帶來更大的功率消耗。通常情況下，要確保RC時間常數大于該傳輸線負載延時的兩倍。終端匹配元器件上的功率消耗是頻率、信號占空比、以及過去數據位模式的函數。所有這些因素都將影響終端匹配電容的充電和放電特性，從而影響功率消耗。

  AC終端匹配技術的優勢在于終端匹配電容阻隔了直流通路，因此節省了可觀的功率消耗，同時恰當地選取匹配電容的值，可以確保負載端的信號波形接近理想的方波，同時信號的過沖與下沖又都很小。

AC終端匹配技術的一個缺點是信號線上的數據可能出現時間上的抖動，這主要取決于在此之前的數據位模式。舉例來說，一個較長的類似的位串數據會導致信號傳輸線和電容充電到驅動器的最高輸出電平值。然后，如果緊接著的是一個相位相反的數據位就需要花比正常情況更長的時間來確保信號跨越接收器邏輯閾值電平，這是因為接收器端的電壓起自一個很高的電位。

圖5.15

對長走線進行RC終端匹配后仿真，波形如下：

                          圖5.16

5.3.5肖特基二極管終端匹配

肖特基二極管終端匹配技術也稱之為二極管終端匹配技術，由兩個肖特基二極管組成。傳輸線末端任何的信號反射，如果導致接收器輸入端上的電壓超過VCC和二極管的正向偏值電壓，該二極管就會正向導通連接到VCC上。該二極管導通從而將信號的過沖箝位到VCC和二極管的閾值電壓的和上。

同樣連接到地上的二極管也可以將信號的下沖限制在二極管的正向偏置電壓上。然而該二極管不會吸收任何的能量，而僅僅只是將能量導向電源或者是地。這種工作方式的結果是，傳輸線上就會出現多次的信號反射。信號的反射會逐漸衰減，主要是因為能量會通過二極管在電源和地之間實現能量的交換，以及傳輸線上的電阻性損耗。能量的損耗限制了信號反射的幅度，確保信號的完整性。

不同于傳統的終端匹配技術，二極管終端匹配技術的一個優勢就是，肖特基二極管終端匹配無須考慮真正意義上的匹配。所以，當傳輸線的特征阻抗Z0不清楚時，比較適合采用這種終端匹配技術。同時，在肖特基二極管上的動態導通電阻上消耗的功率遠遠小于任何電阻類型終端匹配技術的功率消耗。事實上，反射功率的一部分會通過正向偏置的二極管反饋回到VCC或者地，同樣也可以在傳輸線上任何可能引發信號反射的位置加入肖特基二極管。二極管終端匹配技術的缺點是多次信號反射的存在可能會影響后續信號的行為。

圖5.17

5.4多負載的端接

在實際電路中常常會遇到單一驅動源驅動多個負載的情況，這時需要根據負載情況及電路的布線拓撲結構來確定端接方式和使用端接的數量。一般情況下可以考慮以下兩種方案。

如果多個負載之間的距離較近，可通過一條傳輸線與驅動端連接，負載都位于這條傳輸線的終端，這時只需要一個端接電路。如采用串行端接，則在傳輸線源端按照阻抗匹配原則加入一串行電阻即可；如采用并行端接（以簡單并行端接為例），則端接應置于離源端距離最遠的負載處，同時，線網的拓撲結構應優先采用菊花鏈的連接方式，如下圖所示：

圖5.18

如果多個負載之間的距離較遠，需要通過多條傳輸線與驅動端連接，這時每個負載都需要一個端接電路。如采用串行端接，則在傳輸線源端每條傳輸線上均加入一串行電阻；如采用并行端接（以簡單并行端接為例），則應在每一負載處都進行端接，下圖所示：

圖5.19

5.5 反射的影響因素

5.5.1傳輸時延對反射的影響

如果傳輸線的瞬態阻抗不匹配，即，此時通過在源和負載之間多次反射，就會產生多次振鈴，解決的辦法就是端接匹配阻抗，但這并不表示在任何情況下都需要端接電阻，如果導線足夠短，雖然依舊發生了反射，但多次反射將被掩蓋在上升沿中，幾乎不能辨認，也就不能引起潛在的問題，當傳輸線時延TD小于信號上升時間Tr的20%時，可以不考慮反射帶來的振鈴噪聲，所以粗略得出沒有端接電阻的最大長度約為：

下圖是在不同傳輸時延下接收端波形的比較：

                               圖5.20

5.5.2短串接對反射的影響

電路板上的走線通常要通過過孔區，或是要在元件密集區域布線，此時線寬有可能要變窄，收縮成頸狀。如果傳輸線上有這么一小段的線寬變化，特性阻抗一般是變大。

                        圖5.21

短精裝的影響由三個因素決定：頸狀線的時延TD、頸狀線的特性阻抗以及信號的上升時間RT。阻抗突變引起了信號來回振蕩，這就是要求設計均勻特性阻抗互連線的原因。為了保證反射噪聲電壓低于電壓擺幅的5%，就需要保證特性阻抗的變化率小于10%。

阻抗變化的兩個界面處發生的反射大小相等，方向相反，如果頸狀線的長度很短，來自兩端的反射可以相互抵消，對信號完整性的影響可以忽略，從而可以得到與前面相同的經驗法則，即頸狀線的最大長度為：

5.5.3容性終端負載對反射的影響

當信號沿傳輸線到達末端的理想電容時，決定反射系數的瞬態阻抗將隨時間的變化而變化。時域中的電容阻抗為：

C表示電容，V表示信號的瞬態電壓。

如果信號的上升時間小于電容的充電時間，那么最初電容兩端的電壓將迅速上升，這時阻抗很小。隨著電容充電過程的進行，電容兩端的電壓變化率的dV/dt將下降，這使得電容器阻抗明顯增大。如果時間足夠長，電容器充電達飽和，電容器就相當于斷路。這意味著反射系數隨時間的變化而變化，反射信號將先下跌在上升到開路狀態的情形。

在帶容性負載的傳輸線末端，電壓的變化就像RC在充電，其中C是負載電容，R是傳輸線特性阻抗Z，傳輸信號的10-90%上升時間是由RC充電電路決定的，其大約為：

如果初始信號的上升時間比RC充電時間短，則傳輸線末端的容性負載將決定接收端的上升時間；如果初始信號的上升時間大于RC充電時間，末端電容將使信號上升時間累加上RC充電時間的時延。在不同末端電容值下的接收端信號的上升時間如下表：

表5.2

其波形對比如下：

圖5.22

5.5.4走線中途容性負載對反射的影響

測試焊盤、過孔、封裝引線或連接到互連線中途的短樁線，都起著集總電容器的作用。電容越大，電容阻抗就越小，負反射電壓就越大，從而接收端的下沖也就越大。在走線中加入不同大小的中途負載電容進行仿真，結果如下：

表5.3

波形下沖部分如下：

圖5.23

如果信號的上升邊沿是線性的，則dv/dt=V/RT,電容器阻抗為：

為了避免該阻抗造成嚴重的問題，則要求該阻抗大于傳輸線的阻抗，對于不同的RT，應根據來選取限制電容。

5.5.5感性突變對反射的影響

連接到傳輸線上的任何串聯連接都有一些的串聯回路電感。對于邊沿快速上升的入射信號，串聯回路電感最初像是一個高阻抗元件，所以產生返回源端的正反射，近端信號的形狀為先上升后下降，呈現非單調。

電路中可允許最大電感總量取決于噪聲容限，一般可按分立電感的串聯阻抗突變小于走線特性阻抗的20%為限，此時反射信號大約是信號擺幅的10%。當信號的上升沿通過電感時，如果上升沿是線性的，則電感的阻抗約為：

為保證電感阻抗低于導線特性阻抗的20%，可允許的最大感性突變為：

感性突變會引起時延累加，即接收端信號的上升時間會隨感性突變呈線性增加，時延增加量為：

在2in長走線中加入不同值的電感，仿真結果如下：

表5.4

接收端波形比較如下：

圖5.24  

從圖中可以看出，隨著串聯電感的增大，信號上升時間將增大。除此之外，信號過沖也隨著串聯電感的增大而增大，這是由于來自接收端的反射波在感性突變處產生二次正反射所致。

第六章 串擾的理論分析和仿真

    串擾是由電磁耦合形成的，耦合分為容性耦合和感性耦合兩種。容性耦合是由于干擾源（Aggressor）上的電壓變化在被干擾對象（Victim）上引起感應電流從而導致的電磁干擾，而感性耦合則是由于干擾源上的電流變化產生的磁場在被干擾對象上引起感應電壓從而導致的電磁干擾。因此，信號在通過一導體時會在相鄰的導體上引起兩類不同的噪聲信號：容性耦合信號與感性耦合信號。

圖中如果位于A點的驅動源稱為干擾源（Aggressor），則位于D點的接收器稱為被干擾對象（Victim），A、B之間的線網稱為干擾源網絡，C、D之間的線網稱為被干擾對象網絡；反之，如果位于C點的驅動源稱為干擾源（Aggressor），則位于B點的接收器稱為被干擾對象（Victim），C、D之間的線網稱為干擾源網絡，A、B之間的線網稱為被干擾對象網絡。當干擾源狀態變化時，會在被干擾對象上產生一串擾脈沖，在高速系統中，這種現象很普遍。為了區分受害線的兩端，我們把靜態線上距離源端最近的一端C稱為近端，而離源端最遠的一端D稱為遠端。

圖6.1

和為兩根信號線上傳輸的電流，和為容性耦合所產生的流，為感性耦合所產生的電流。動態線在靜態線上引起的近端串擾電流為 ，引起的遠端串擾電流為。

6.1 容性耦合電流

當信號從驅動器輸出時，僅在信號前沿存+在的區域，才有容性耦合電流流入靜態線，其中的一半向后流入近端，另一半向前流向遠端，這兩種電流都為正向。

流向靜態線近端的電流隨著驅動器出現的上升邊沿逐步上升，當信號前沿沿著傳輸線前進時，后向耦合電流以恒定的速度持續流回近端。當前沿傳輸了一個飽和長度之后，近端的電流將達到一個穩定值。當動態線上的信號到達遠端端接電阻后，就不再有耦合電流，但靜態信號線上還有后向電流流向靜態線的近端，這段額外時間等于傳輸時延TD。所以近端容性耦合電流上升到一個恒定值并持續達2*TD，然后下降到0，近端容性耦合飽和電流的幅度為：

為單位長度互容，為信號傳輸速度，表示信號電壓。

圖6.2

靜態線上的前向電流流向遠端的速度與信號前沿向遠端傳輸的速度相同，前向噪聲電流會在靜態線上逐步積累。直到信號前沿到達遠端，前向耦合電流才到達靜態線遠端。靜態線上的耦合電流與信號電壓變化速度成比例，靜態線遠端的實際噪聲波形是信號邊沿的微分。如果信號邊沿是線性的，則容性耦合噪聲電流為短矩形脈沖，持續時間等于信號上升時間，從動態線耦合到靜態線上的電流總量將集中于這個窄脈沖，遠端容性耦合電流的幅度為：

表示信號電壓，表示耦合長度，表示信號上升時間。

6.2感性耦合電流

由于受到動態線上dI/dt的影響，經過互感在靜態線上產生激勵電壓，進而形成感性耦合電流。動態線上的電流從信號路徑流到返回路徑，會在靜態線上感應出一個與自身電流回路反向的電流回路。感應電流在靜態線上受到前后兩個方向的阻抗是相等的，因此它將沿兩個方向傳播，其中一半流向近端，另一半沿前向傳播。

后向感性耦合電流從零開始，隨著驅動器的輸出信號而上升，當信號傳輸的長度超過飽和長度時，后向電流將達到一個穩定值并保持這一水平。信號的上升沿達到動態線遠端的端接電阻后，靜態線上仍有后向感性耦合噪聲電流，這些電流流回靜態線的近端仍需要一個TD。

圖6.3

前向感性耦合噪聲電流與動態線上信號邊沿傳播速度相同，而且會產生積累效果，所以遠端噪聲將隨著耦合長度而增大。遠端感性耦合電流的形狀是上邊沿的微分，直接與信號的dI/dt成正比。

6.3近端串擾

近端噪聲電壓與經過近端端接電阻的凈耦合電流有關，其波形如下：

圖6.4

近端串擾系數NEXT為：

表示信號電壓，表示噪聲電壓，、表示單位長度互容和互感，、表示單位長度電容和電感。

如果耦合長度大于飽和長度，噪聲電壓將達到一個穩定值；如果耦合長度小于飽和長度，電壓峰值將會小于飽和電壓。實際的噪聲電壓峰值與耦合長度和飽和長度的比值成比例。

圖6.5

發射端AD6644芯片NO.51引腳信號上升時間測得為2.885ns,，則飽和耦合長度為2.885ns*6in/ns=17.31in，接收端為74LCX16374芯片NO.26引腳，微帶線距5in，線寬10in，激勵波形為100MHZ的方波，如下圖所示：

圖6.6

分別取傳輸長度為：L=5in，L=10in，L=17.31in，L=20in進行仿鎮，可得近端串擾波形如下：

圖6.7

從以上波形可以看出，當耦合長度小于飽和長度時，近端串擾電壓值隨耦合長度成比例增加，當耦合長度達到或超過飽和長度后，近端串擾電壓值保持恒定。

6.4遠端串擾

    遠端噪聲電壓與流經遠端端接電阻的凈耦合電流有關，其波形如下：

圖6.8

遠端串擾系數FEXT為：

表示信號電壓，表示噪聲電壓，、表示單位長度互容和互感，、表示單位長度電容和電感，表示信號的傳輸速度，表示耦合長度。

當信號輸入TD后，遠端噪聲才出現，其在靜態線上的傳播速度與信號速度相等。遠端噪聲以脈沖形式出現，它是信號邊沿的微分，脈沖寬度等于信號上升時間，隨著信號上升時間的減小，脈沖寬度將減小，而峰值將增加。

圖6.9

遠端串擾具有疊加性，如果靜態線兩邊各有一條等寬等間距電流同向的動態線，則每條動態線產生的遠端串擾值都相等，且靜態線上的總遠端串擾等于兩條動態線產生的遠端串擾之和。

首先分別設置發射端為AD6644芯片NO.51引腳和NO.50引腳、NO.50引腳和NO.49引腳，接收端為74LCX16374芯片NO.26引腳和NO.27引腳、NO.27引腳和NO.29引腳，微帶線距5in，線寬10in，激勵波形為100MHZ的方波，如下圖所示：

圖6.10

遠端串擾波形在同一座標中顯示如下：

圖6.11

再建立模型觀察兩根等距動態線對同一根靜態線的遠端串擾，如下圖：

圖6.12

靜態線上的遠端串擾波形如下圖所示：

圖6.13

遠端串擾峰值表如下：

表6.1

再交換Trace1的發射端和接受端，使得Trace1和Trace3的電流方向相反，那么理論上Trace1和Trace3在Trace2上引起的感性耦合電流大小相同，方向相反，可以相互抵消，遠端串擾和近端串擾會大大減小，仿真結果如下表：

      表6.2

仿真波形如下：

圖6.14

6.5串擾的影響因素

6.5.1兩線間距P與兩線平行長度L對串擾大小的影響

串擾的大小與傳輸線的并行耦合長度L和間距P有關，耦合長度越短，間距越大，串擾就越小。以遠端串擾為對象的仿真結果如下表：

表6.3

仿真波形如下：

圖6.15

6.5.2電流流向對串擾的影響

串擾是與方向有關的，其波形是電流流動方向的函數，下面分別作動態線電流（）和靜態線電流（）同向和反向的仿真，結果如下表：

表6.4

仿真波形如下：

圖6.16

由仿真結果可知，電流反向時的串擾要大于電流同向時的串擾。

6.5.3干擾源信號頻率及上升時間對串擾的影響

動態線上信號的頻率變化會對靜態線上的串擾產生一定的影響，保持其它條件不變，對于動態線AB上的信號頻率分別取不同頻率時進行仿真，結果如下表：

表6.5

仿真波形如下：

圖6.17

由仿真結果可以看出，隨著動態信號頻率的增加，靜態線上的串擾幅值也隨之增加，頻率越高，串擾幅值增加得越快。

除此之外，動態線的驅動源的上升時間也是影響串擾的重要因素。發射端AD6644芯片NO.51引腳信號上升時間測得為2.885ns，發射端74LCX16374芯片NO.23引腳信號上升時間測得為0.8ns,用它們分別作動態線的驅動端，其它布線條件不變，仿真結果如下表：

    表6.6

仿真波形如下：

                               圖6.18

其中實線為驅動源上升時間為0.8ns時的串擾波形，虛線為驅動源上升時間為2.885ns時的串擾波形。從圖中可以看出信號的上升/下降時間或邊沿變化（上升沿和下降沿）對串擾的影響很大，邊沿變化越快，串擾越大。由于在現代高速數字電路的設計中，具有快速上升時間的器件的應用越來越廣泛，因此對于這類器件，即使其信號頻率不高，在布線時也應認真對待以防止過大的串擾產生。

6.5.4傳輸線特性阻抗對串擾的影響

在當今高速系統的設計實現中，采用多層PCB板的最大優點是可以在有限面積的條件下，極大地提高布線資源，設計中使用的元器件在布局時即使擺放的很密，也可以通過多層信號走線來實現互連，從而使系統的小型化成為現實。多層PCB板的層與層之間是用電介質填充的，這個電介質層的厚度是影響傳輸線特性阻抗的重要因素，當它變厚時，傳輸線特性阻抗變大，當它變薄時，傳輸線特性阻抗變小，這將影響串擾得大小。分別采用微帶傳輸線（TOP層）和帶狀傳輸線（信號層）兩種布線結構進行了仿真，這兩種情況除了使用不同的布線層以外，其它條件如兩線平行長度、間距、信號頻率等均不變。通過改變電介質厚度來觀察串擾的變化，取三個典型值3.6mils、7.2mils、14.4mils進行仿真時相應微帶傳輸線和帶狀傳輸線上的遠端串擾峰值如下表：

表6.7

其仿真波形對比如下：

圖6.19

由仿真結果可見，PCB板層之間的電介質層的厚度對串擾的影響很大，對于同一布線結構，當電介質層的厚度增大一倍時，串擾明顯加大了，反之，當電介質層厚度減小時，串擾有明顯減小。另外，對于同樣的電介質層厚度，帶狀傳輸線的串擾要小于微帶傳輸線的串擾，因此在高速電路布線時，如帶狀傳輸線的阻抗控制能夠滿足要求，那么使用帶狀傳輸線可以比使用微帶傳輸線獲得更好的串擾抑制效果。

6.5.5 反射對串擾的影響

如果動態線和靜態線的阻抗沒有完全匹配，即≠，則有反射產生，此時就會在發射端和接收端之間產生多次反射，串擾就會加劇，如果給動態線和靜態線端接電阻，使之待到阻抗匹配，即= ，就能有效抑制串擾。分別對動態線和靜態線都不端接電阻、僅靜態線端接電阻、僅動態線端接電阻、動態線和靜態線都端接電阻進行仿真，端接電阻均為100ohm,結果如下表：

表6.8

仿真波形對比如下：

圖6.20

    由圖可以看出，對傳輸線端接電阻后，串擾可以得到有效的抑制。

第七章 結束語

通常當提到印刷電路板（PCB）時，會想到電路設計、板圖設計和可靠性分析等。現在，隨著數字電子系統突破1GHz的壁壘，PCB板的設計必需要考慮信號完整性問題，保持信號完整性對設計者來說越來越富有挑戰性。

隨著信號電平跳變時間的不斷減小，PCB板面上的走線將都可以作為傳輸線來看待，理解傳輸線原理是研究信號完整性問題的基礎和前提。信號完整性問題的引發因素是多方面的，其中串擾和反射是最主要的因素，減小反射和串擾就成為信號完整性研究的主要內容。通過減小走線長度可以抑制反射，但這在元件密度甚高的PCB板中往往是不現實的，通過端接電阻達到阻抗匹配才是減小反射的最可行和有效的辦法。對于串擾而言，最直觀的減小串擾的方法就是增大走線間距和縮短走線并行長度，但這些做法在高密度板中是很難辦到的，由于串擾具有疊加性，所以可以用巧妙的走線拓撲結構來抵消串擾，這種疊加抵消的方法不能完全使串擾抵消為零，只能使串擾大幅度減小，同時根據傳輸線特性阻抗對串擾的影響，在帶狀傳輸線的阻抗控制能夠滿足要求的情況下，使用帶狀傳輸線可以比使用微帶傳輸線獲得更好的串擾抑制效果。

在PCB板設計中，信號完整性問題是不可避免的，作為PCB設計者，只能通過分析優化設計，來使信號完整性問題減小到板級功能可以接受的程度。傳統PCB的設計方法是根據要求制作樣板，然后進行測試和調試，沒有進行仿真分析。在今天產品的上市時間和產品的成本、性能同樣重要，采用傳統做法的效率會很低，這是因為一個PCB設計如果在開始階段不考慮信號完整性，就很難做到首件產品一次成功。就算在設計時考慮到信號完整性問題，問題仍然得不到根本上的解決，因為單純借助經驗公式通過人工計算，很難得到信號完整性問題的準確預測，因此仿真工具對于PCB設計來說就顯得尤為重要。

在本課題的研究中，我學習了Candence 公司的PCB系列軟件并制作了PCB板，查閱了大量的文獻資料，基本掌握了PCB制作和信號完整性分析的知識。鑒于本人能力有限和論文設計篇幅的限制，PCB板的設計方法沒有詳盡闡述，對信號完整性分析在權威理論的基礎上融入了自己的理解和看法，任何不完善之處，請各位老師和專家理解；若存在謬誤之處，懇請您們給予指正。

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