數字通信系統中位同步時鐘提取的改進設計

ID:368172 · 發表于 2018-7-9 18:40

摘要:提出了一種提取位同步時鐘的改進方法，通過在數字鎖相環的鑒相器和控制器之間添加數字濾波器，減少了同步鎖定后的抖動現象和隨機噪聲引起的相位抖動現象使用 FPGA 芯片采用 VHDL 硬件描述語言完成了系統設計，并在 Quartus II 上進行仿真驗證，結果表明，改進的系統可實現位同步時鐘的準確提取，減少了相位抖動，提高了系統運行效率和抗干擾能力，保障了數字通信系統的同步性能

數字濾波器模塊將接收的超前和滯后控制信號分別送入各自的 N 計數器，同時將二者的和送入 M計數器，設計時使 N 和 M 滿足 N M 2N 的關系三個計數器中任一計數器計滿時，都會輸出進位脈沖至三個計數器的異步清零端，將三個計數器同時清零，重新開始計數如果位同步時鐘相位確實超前，微分鑒相器的持續輸出就會使計超前控制脈沖的 N 計數器先計滿，這時，觸發器 inst5 輸出高電平開啟與門 inst7，超前控制脈沖經過這個與門輸出至鎖相環控制器模塊，若濾波器仍持續收到超前控制脈沖，由于 inst7 門處于開啟狀態，這些超前控制脈沖( DF_Deduct) 就能夠持續輸出若位同步時鐘相位確實滯后于輸入信號，則微分鑒相器的持輸出
就會使計滯后控制脈沖的計數器先計滿，這時，觸發器inst6 輸出高電平開啟與門inst8，滯后控制脈沖由此輸出至鎖相環控制器模塊，若濾波器仍持續收到滯后控制脈沖，由于 inst8 門處于開啟狀態，這些滯后控制脈沖( DF_Add) 就能夠持續輸出當鎖相環處于同步( 鎖定) 工作狀態時，輸入信號和位同步時鐘相位誤差很小，只是在超前和滯后兩種狀態來回擺動( 見圖 8) 另外，當輸入信號由于噪聲影響導致與位同步時鐘產生相位誤差時，由于隨機誤差引起的超前滯后狀態基本等概率出現，也會引起環路在超前滯后兩種狀態來回擺動，導致信號相位抖動由于兩個 N 計數器中的任何一個都還沒有計滿時， M 計數器就已經計滿了，會將三個計數器又清零，所以數字濾波器模塊不輸出任何超前和滯后控制脈沖，后級控制器也就不會對本地時鐘的相位做任何調整于是就解除了動態穩定狀態對位同步時鐘相位的調整，避免了抖動現象( 見圖9)
3 系統仿真結果及分析
改進的位時鐘提取系統采用 VHDL 語言完成后，使用Quartus II 進行仿真設置數字濾波器模塊中 N = 6， M = 8 40 kHz 的方波信號作為系統輸入信號圖8 為系統中沒有添加數字濾波器模塊的仿真結果，圖9 為設計中添加了數字濾波器模塊的仿真結果通過對比，可以看出使用數字濾波器消除了相位鎖定后的超前滯后控制脈沖交替出現的擺動現象

圖8 中，系統在仿真圖后半部分( 約420 s 處)達到動態平衡狀態因為輸入信號對應的邊沿檢測脈沖有固定的寬度，當與位同步時鐘信號 Syn_Clock相比較的時刻， Syn_Clock 的跳變沿位于邊沿檢測脈沖中間，所以超前脈沖滯后脈沖循環交替出現，在超前脈沖來臨時扣除一個脈沖，在滯后脈沖來臨時添加一個脈沖，整個系統就處于一種動態的平衡狀態，即達到相位鎖定狀態，也就是本設計所需要的同步狀態但是，可以看到當鎖相環處于同步( 鎖定) 工作狀態時，輸入信號和位同步時鐘相位誤差很小，只是在超前滯后兩種狀態來回擺動另外，當輸入信號受噪聲影響導致與位同步時鐘產生相位誤差時，由于隨機誤差引起的超前滯后狀態基本等概率出現，也會引起環路在超前滯后兩種狀態來回擺動，上述兩種情況使得系統性能下降［12］

4 結論
應用數字鎖相環技術，在提取位同步時鐘的設計中，對鑒相器的相位差信息做了改進處理，送入控制器對輸出時鐘進行相位調整，從而在實現同步脈沖準確提取的同時，減小了抖動現象，增加了系統抗干擾能力，提高了運行效率另外，本設計還增加了反相控制信號，保障鎖相環能夠甩掉假同步狀態，處于正常工作狀態由于 FPGA 的使用，提高了測試的靈活性，便于系統的維護和升級結果表明，該位同步提取電路達到了預期改進目的，可應用于實際數字通信系統中

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