多功能數(shù)字鐘

說(shuō)  明

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• 
  
  

第一章  緒論

關(guān)鍵詞：FPGA，數(shù)字鐘

第二章 FPGA的相關(guān)介紹

2.1  FPGA概述

2.2 FPGA特點(diǎn)

2.3 FPGA設(shè)計(jì)注意

第三章 Quartus II與Verilog HDL相關(guān)介紹

3.1 Quartus II

3.2  Verilog HDL

第四章 設(shè)計(jì)方案

4.1數(shù)字鐘的工作原理

4.2 按鍵消抖

4.3時(shí)鐘復(fù)位

4.4時(shí)鐘校時(shí)

4.5數(shù)碼管顯示模塊。

第五章 方案實(shí)現(xiàn)與驗(yàn)證

5.1產(chǎn)生秒脈沖

5.2秒個(gè)位進(jìn)位

5.3按鍵消抖

5.4復(fù)位按鍵設(shè)置

5.5 數(shù)碼管顯示。

5.6 RTL結(jié)構(gòu)總圖

第六章 實(shí)驗(yàn)總結(jié)

第七章 Verilog HDL源代碼附錄

現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來(lái)越強(qiáng)，復(fù)雜程度越來(lái)越高，更新步伐越來(lái)越快。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開(kāi)發(fā)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（electronic design automatic, EDA）技術(shù)。

本設(shè)計(jì)采用的VHDL是一種全方位的硬件描述語(yǔ)言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門(mén)級(jí)這三個(gè)不同層次的設(shè)計(jì)；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，覆蓋面廣，抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來(lái)越廣泛。ASIC是專(zhuān)用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器；而FPGA是特殊的ASIC芯片，與其它的ASIC芯片相比，它具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線(xiàn)檢測(cè)等優(yōu)點(diǎn)。

在控制系統(tǒng)中，鍵盤(pán)是常用的人機(jī)交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所對(duì)應(yīng)的功能。因此，按鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過(guò)程。根據(jù)鍵盤(pán)結(jié)構(gòu)的不同，采用不同的編碼方法，但無(wú)論有無(wú)編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。[1]

鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些都是以鐘表數(shù)字化為基礎(chǔ)的。因此研究數(shù)字鐘以及擴(kuò)大其應(yīng)用有著非常現(xiàn)實(shí)的意義。

系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。

FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLB--Configurable Logic Block）、輸入/輸出模塊（IOB--I/O Block）和互連資源（IR—Interconnect Resource）。可編程邏輯模塊CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線(xiàn)段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來(lái)，構(gòu)成特定功能的電路。

FPGA一般來(lái)說(shuō)比ASIC（專(zhuān)用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。

1）采用FPGA設(shè)計(jì)ASIC電路，用戶(hù)不需要投片生產(chǎn)，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。

3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。

4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。

5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。

本次實(shí)驗(yàn)所采用的FPGA器件是Altera Cyclone V 5CSEMA5F31C6N

FPGA實(shí)物圖

FPGA數(shù)碼管介紹，每節(jié)數(shù)碼管低電平點(diǎn)亮高電平熄滅。
LED序號(hào)如下圖所示：

根據(jù)上圖所示的順序，可以得出顯示的數(shù)組代碼。

4'd0: HEX0=7'b1000000;                            //0              低電平點(diǎn)亮高電平熄滅

4'd1: HEX0=7'b1111001;                            //1

4'd2: HEX0=7'b0100100;                            //2

4'd3: HEX0=7'b0110000;                            //3

4'd4: HEX0=7'b0011001;                            //4

4'd5: HEX0=7'b0010010;                            //5

4'd6: HEX0=7'b0000010;                            //6

4'd7: HEX0=7'b1111000;                            //7

4'd8: HEX0=7'b0000000;                            //8

4'd9: HEX0=7'b0010000;                            //9

default: HEX0=7'b1111111;              //不符合條件的顯示零

Quartus II 是Altera公司的綜合性PLD/FPGA開(kāi)發(fā)軟件，原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。

Quartus II 軟件擁有友好的界面，使用便捷，功能強(qiáng)大，當(dāng)中可編程邏輯設(shè)計(jì)環(huán)境采用完成集成化，是先進(jìn)的EDA工具軟件。該軟件具備諸多特點(diǎn)（例如：開(kāi)放性，與結(jié)構(gòu)無(wú)聯(lián)系，多平臺(tái)設(shè)計(jì)，完全集成化，設(shè)計(jì)庫(kù)豐富、工具模塊化等），支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計(jì)輸入形式。Quartus II能夠在多系統(tǒng)上使用，為用戶(hù)的設(shè)計(jì)方式提供了完善的圖形界面。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，學(xué)用簡(jiǎn)單等特點(diǎn)。

Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購(gòu)）開(kāi)發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。

按下復(fù)位按鍵后，所有位清零。

時(shí)鐘計(jì)時(shí)過(guò)程中，可對(duì)時(shí)鐘進(jìn)行校時(shí)。本次設(shè)計(jì)不考慮對(duì)秒位進(jìn)行校時(shí)，分鐘的個(gè)位和小時(shí)的個(gè)位加到10時(shí)會(huì)自動(dòng)進(jìn)位，因此只對(duì)分鐘的個(gè)位和小時(shí)的個(gè)位設(shè)置可以加1的校時(shí)按鈕，即可實(shí)現(xiàn)校時(shí)功能。整體比較容易實(shí)現(xiàn)。

選擇需要顯示的時(shí)鐘位數(shù)作為敏感詞，用上述給出的顯示代碼對(duì)時(shí)鐘的每一位分別進(jìn)行顯示處理。

always@(posedge clk)                                                                      //敏感詞為50MHZ時(shí)鐘上升沿

。。。。。。

                                          count=count+1;                                                                     

                                          if(count==32'd50000000)                            //產(chǎn)生一個(gè)一秒的脈沖,

                                                        begin

                                                                      count=0;

                                                                      count_s0=count_s0+1;              //秒個(gè)位計(jì)數(shù)

                                                        end

如代碼展現(xiàn)，當(dāng)計(jì)數(shù)器count記到50000000個(gè)時(shí)鐘上升沿的時(shí)候，向秒個(gè)位進(jìn)1.

                                          if(count_s0==4'd10)

                                                        begin

                                                                      count_s0=0;            

                                                                      count_s1=count_s1+1;              //產(chǎn)生秒十位進(jìn)位

                                                        end

當(dāng)秒的個(gè)位計(jì)數(shù)到10的時(shí)候，向秒的十位進(jìn)位。

5.3按鍵消抖

                            if (!inrst_m0)

                                                        count0=count0+1;

                                                        if(count0==32'd8000000 && !inrst_m0)

                                                                      begin

                                                                      count0=0;

                                                                      count_m0=count_m0+1;

                                                                      end

對(duì)時(shí)鐘秒沖進(jìn)行計(jì)數(shù)，計(jì)數(shù)達(dá)到8000000時(shí)，判斷此時(shí)的電平是否為0，若還是為0，則判斷按鍵按下，執(zhí)行分鐘個(gè)位加1操作。

              begin

                            if (!reset)                                                                                                  //按鍵按下為邏輯0

                                          begin

                                          count=0;                                                                                                  //復(fù)位置零

                                          count_s0=0;count_s1=0;

                                          count_m0=0;count_m1=0;

                                          count_h0=0;count_h1=0;

                                          end

                            else

復(fù)位按鍵按下后所有位置零。

always@(count_s0)                                                                                                  //秒個(gè)位顯示

              begin

                            case(count_s0)

                                          4'd0: HEX0=7'b1000000;                            //0              低電平點(diǎn)亮高電平熄滅

                                          4'd1: HEX0=7'b1111001;                            //1

                                          4'd2: HEX0=7'b0100100;                            //2

                                          4'd3: HEX0=7'b0110000;                            //3

                                          4'd4: HEX0=7'b0011001;                            //4

                                          4'd5: HEX0=7'b0010010;                            //5

                                          4'd6: HEX0=7'b0000010;                            //6

                                          4'd7: HEX0=7'b1111000;                            //7

                                          4'd8: HEX0=7'b0000000;                            //8

                                          4'd9: HEX0=7'b0010000;                            //9

                                          default: HEX0=7'b1111111;              //不符合條件的顯示零

                            endcase

              end

顯示部分如下圖：

判斷主體如下圖：

部分引腳圖展現(xiàn)

最終實(shí)驗(yàn)現(xiàn)象：

• 實(shí)驗(yàn)總結(jié)
  

• Verilog HDL源代碼附錄
  

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