全志H3硬件設計（資料下載）

ID:288574 · 發表于 2018-3-7 10:39

QUNZHI h3硬件設計

1. CPU & Beside CPU

(1)VRP、VRA1、VRA2 網絡上的到地電阻、電容值不能修改。
(2) GPIO 分配請按照標案圖分配，切勿隨意調整，新增功能請與相關人員溝通。
(3) 高頻晶振的網絡X24MO 上串接電阻必須保留。
(4) CPU package 與datasheet必須保持一致。
(5) Bypass Cap 必須放置在相應pin腳的正下方。
(6) 優先走晶振，晶振電路接近IC，與主控晶振出線PIN 的距離<300mil。
(7) 主控中間接地焊盤建議用“井”字連接，以減小過孔的阻抗。