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FPGA程序 當第一個時鐘沿來后，第二個always的if語句會不會認為a等于1

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樓主
ID:243193 發表于 2018-2-28 10:09 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
always@(posedge clk or negedge rst)
       if(!rst)  a<=5'd0;
                 else    a<=a+1'b1;
                 
always@(posedge clk or negedge rst)
       if(!rst)         b<=5'd0;         
       else if(a==1'b1)  b<=a;
       else ;
當第一個時鐘沿來后，第二個always的if語句會不會認為a等于1


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來自 2#
ID:263980 發表于 2018-2-28 21:38 | 只看該作者
雖然我學的是VHDL，但是verilog我也能看懂一些，你這個明顯就是基礎知識非常不過關，我隨手查了一下所有的always塊是并行的，如果來個脈沖兩個語句同時執行，你說下面那個會不會認為a=1，如果這個問題還不明白，拿起你手邊任何一本verilog書把基礎再看一下，搞清楚一個脈沖來臨之后變量是如何變化的

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板凳
ID:279646 發表于 2018-2-28 18:01 | 只看該作者
這里估計沒人會FPGA，這里基本都是搞單片機的。
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地板
ID:286390 發表于 2018-2-28 19:13 | 只看該作者
因為是clk，所以 a<=5'd0；        第二個   if(!rst)         b<=5'd0;         
       else if(a==1'b1)  b<=a;
       else ;
應該執行b<=5'd0; 吧。

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5#
ID:286420 發表于 2018-2-28 20:54 | 只看該作者
FPGA啊 愛莫能助了 幫頂起來
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6#
ID:286424 發表于 2018-2-28 21:14 | 只看該作者
有用 標記一下
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7#
ID:243193 發表于 2018-3-1 13:13 | 只看該作者
奮斗de小青年 發表于 2018-2-28 21:38
雖然我學的是VHDL，但是verilog我也能看懂一些，你這個明顯就是基礎知識非常不過關，我隨手查了一下所有的a ...

是的，我剛開始學習。嗯嗯，也就是這個時候判斷a的值還是0
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8#
ID:266943 發表于 2018-3-8 15:56 | 只看該作者
非阻塞賦值是先把右側計算好后統一賦給左側，第一個時鐘沿a應該是0，這樣容易產生BUG，編譯一下看看吧
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9#
ID:289305 發表于 2018-3-8 17:30 | 只看該作者
不會，可以仿真看一下，復位解除后 第一個時鐘周期a=1，b=0.
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10#
ID:289830 發表于 2018-3-9 21:36 | 只看該作者
不太懂FPGA,幫頂
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