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FPGA問題:verilog語言怎么實現(xiàn)四位數(shù)碼管顯示

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樓主
ID:243193 發(fā)表于 2017-12-25 09:04 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在verilog語言中，假如要實現(xiàn)四位數(shù)碼管顯示，該怎么實現(xiàn)了。比如data=20'd1995;
這個數(shù)怎么顯示在數(shù)碼管上。我所要問的重點是如何把這1995這四個數(shù)都分離出來，
不要求余的方法，采用其他方法。
望各位教教小弟~~~~
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