ADS1230 ADC輸入引腳：

要測量的輸入信號被施加到

輸入引腳AINP和AINN。ads1230接受

差分輸入信號，也可以測量

單極信號。相對于地測量單極(或單端信號)時，將負輸入( AINN )連接到地，并將輸入信號連接到正輸入( AINP)。請注意

當ads1230以這種方式配置時，僅使用轉換器滿量程范圍的一半，因為僅

產生正數字輸出代碼。

此數字輸出引腳用于兩個目的。首先，它通過降低指示何時準備好新數據。然后，在SCLK的第一個上升沿，DRDY / DOUT引腳改變功能并開始輸出轉換數據，最高有效位( MSB)優先。數據在每個后續SCLK上升沿移出。檢索完所有20位后，可以使用額外的SCLK強制引腳為高電平。然后，它會保持高電平，直到新數據準備就緒。當輪詢DRDY /DOUT的狀態以確定何時開始數據檢索時，此配置非常有用。

該數字輸入將串行數據隨每個上升沿移出。此輸入具有內置遲滯，但仍應注意確保信號干凈。故障或緩慢上升的信號會導致不必要的額外移位。因此，最好確保SCLK的上升和下降時間都小于50ns。

ads1230連續地轉換模擬輸入信號。要檢索數據，請等待DRDY /DOUT變為低電平，如圖25所示。DRDY /DOUT變為低電平后，通過應用sclk開始移出數據。首先將數據移出MSB。不需要移出所有20位數據，但必須在更新新數據(在tCONV內)之前檢索數據，否則數據將被覆蓋。避免在更新期間( tUPDATE)檢索數據。如果應用了24個sclk，則DRDY / DOUT將為高電平，因為最后四個位被附加了“1”。但是，如果僅應用了20個sclk，則DRDY / DOUT將保持在最后一個移出位的狀態，直到其變為高電平(請參見tUPDATE)，表示正在更新新數據。為了避免DRDY / DOUT保持在最后一位的狀態，可以應用第21個SCLK來強制DRDY /DOUT為高電平，如圖26所示。當控制設備的主機輪詢DRDY /DOUT以確定數據何時準備好時，此技術非常有用。

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ADS1230校準方法：

偏移校準可以在任何時候啟動，以移除ads1230繼承的偏移誤差。要啟動偏移校準，請在檢索20位數據加上4位“1”后再應用至少兩個附加sclk。圖27顯示了定時模式。第25個SCLK使DRDY /DOUT保持高電平。第26個SCLK的下降沿開始校準循環。可在第26個SCLK之后發送附加SCLK脈沖；但是，在失調校準期間，SCLK上的活動應最小化，以獲得最佳結果。

在此期間，模擬輸入引腳在ADC內斷開，并在內部施加適當的信號以執行校準。校準完成后，DRDY /DOUT變為低電平，表示新數據已準備就緒。校準后的第一次轉換已完全確定并可使用。失調校準在第26個SCLK下降沿后立即執行( tCAL)中規定的時間。

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ADS1230 待機模式：

待機模式通過關閉大部分電路顯著降低功耗。在待機模式下，整個模擬電路被斷電，并且只有時鐘源電路被喚醒以減少待機模式的喚醒時間。到

進入待機模式后，只需保持SCLK高電平即可

DRDY /DOUT變低；見圖28。備用方式

可以在回讀期間的任何時間啟動；事實并非如此

必須事先檢索所有20位數據。

當tSTANDBY通過SCLK保持高電平時，待機模式激活。DRDY /DOUT在待機模式開始時保持高電平。SCLK必須保持高電平才能保持待機模式。要退出待機模式(喚醒)，請將SCLK設置為low。退出待機模式后的第一個數據有效。

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ASD1230 開機注意事項：

為ads1230、AVDD和DVDD通電時

必須在PDWN引腳變為高電平之前通電，

如圖30所示。如果PDWN不受

微處理器，一個簡單的RC延遲電路必須

實現，如圖31所示。

 即電源通電后，PDWN至少10us才變高。  

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