日志
關于RS232 UART的設計
自己設計的, 手工畫電路圖. 由VHDL描述, 各個模塊由VHDL的行為級描述實現, 但電路圖可以設計, 只是嫌麻煩; 各個模塊之間是按照原始圖一點一點描述上去的. 可以工作在9600的8位數據波特率上, 并且可以自動兼容校驗位和結束位的長度.可以實現數據的不間斷或有間斷傳輸. 作用是將串口數據里的有用數據提取出來并轉換成并行數據輸出.
引腳說明: total_clr為電路的總復位信號, "1"復位; total_clk為總時鐘信號, 可以工作在100或50MHz的外部時鐘下;
data_in為串口的數據輸出腳; data_out(0-7)為并行的信號輸出;
本電路在ActiveHDL6.1下仿真成功, 在Xilinx 6.2綜合成功; 如果使用者對于UART不了解和對串口不了解, 在使用前請先參考關于這些方面的一些基礎知識
