買電腦最重要的參考指標(biāo)之一是快，而快慢與否由DDR決定，自從上一篇文章介紹完各種類DDR的特性功能后，今天我們?cè)敿?xì)介紹DDR時(shí)序電路與連線拓補(bǔ)。

圖1 DDR4

SDRAM、DDR、DDR2、DDR3、DDR4的讀寫時(shí)序整體類似，區(qū)別在于間隔時(shí)間、命令形式、有新增功能等。

以圖表的形式說明內(nèi)存讀寫時(shí)序關(guān)系。

CK/CK#：時(shí)鐘信號(hào)，地址和命令信號(hào)在時(shí)鐘的上升沿有效，數(shù)據(jù)信號(hào)在時(shí)鐘的上升沿和下降沿都有效。

R：表示讀命令；

W：表示寫命令；

A：表示地址命令，包括行地址、列地址、塊地址、塊組地址；

D：表示數(shù)據(jù)，包括數(shù)據(jù)和數(shù)據(jù)選通信號(hào)；

AL：命令之間的間隔時(shí)間，每類芯片的間隔時(shí)間是不同的，以時(shí)鐘的個(gè)數(shù)為單位；

CL：讀的數(shù)據(jù)從內(nèi)部存儲(chǔ)單元到數(shù)據(jù)總線的時(shí)間，即數(shù)據(jù)潛伏期；

CWL：寫數(shù)據(jù)時(shí)的延時(shí)，要比CL短的多。

下面的幾個(gè)表，行數(shù)都一樣，第一行表示時(shí)鐘信號(hào)；第二行表示命令信號(hào)；第三行表示數(shù)據(jù)信號(hào)；第四行表示第一個(gè)讀/寫命令發(fā)出后的時(shí)間間隔情況；第五行表示第二個(gè)讀/寫命令發(fā)出后的時(shí)間間隔情況；第六行表示第三個(gè)讀/寫命令發(fā)出后的時(shí)間間隔情況；

內(nèi)存芯片的操作時(shí)序很多，如普通讀或?qū)憰r(shí)序、突發(fā)讀或?qū)憰r(shí)序、讀后接著讀時(shí)序，讀后寫時(shí)序、多功能寄存器設(shè)置操作時(shí)序、校準(zhǔn)時(shí)序等等，現(xiàn)在僅僅以突發(fā)的讀寫時(shí)序?yàn)槔�說明內(nèi)存的一般性操作時(shí)序。

無(wú)間隔的連續(xù)突發(fā)讀時(shí)序如表1所示，突發(fā)長(zhǎng)度為4。數(shù)據(jù)是連續(xù)輸出的，每4個(gè)字節(jié)需要一個(gè)潛伏期CL。

表1 無(wú)間隔的突發(fā)數(shù)據(jù)讀操作

有一個(gè)時(shí)鐘周期間隔的突發(fā)讀操作如表2所示，每四個(gè)數(shù)據(jù)中間有一個(gè)時(shí)鐘周期的間隔。如果讀命令有兩個(gè)時(shí)鐘間隔，數(shù)據(jù)中也有兩個(gè)時(shí)鐘間隔。

表2 有一個(gè)時(shí)鐘間隔的突發(fā)數(shù)據(jù)讀操作

無(wú)間隔的連續(xù)突發(fā)寫操作如表3所示，突發(fā)長(zhǎng)度為4，數(shù)據(jù)連續(xù)輸入到內(nèi)存中，CWL的時(shí)間間隔一般是1~2個(gè)時(shí)鐘周期。

表3 無(wú)間隔的突發(fā)數(shù)據(jù)寫操作

有一個(gè)時(shí)鐘間隔的突發(fā)寫操作如表4所示，同讀操作一樣，每四個(gè)數(shù)據(jù)中間有一個(gè)時(shí)鐘間隔，如果是寫命令有兩個(gè)時(shí)鐘間隔，則數(shù)據(jù)中間也有兩個(gè)時(shí)鐘間隔。

表4 有一個(gè)時(shí)鐘間隔的突發(fā)數(shù)據(jù)寫操作

T型走線拓?fù)浣Y(jié)構(gòu)如圖所示，一個(gè)內(nèi)存控制器上掛載4個(gè)內(nèi)存芯片。

圖2 T型走線拓?fù)?/div>